- 學位論文
相容於IEEE1500 之系統晶片除錯測試封套
An IEEE 1500 Compatible Test Wrapper for SoC Debug
摘要
本論文提出一個相容於IEEE 1500 標準測試封套的除錯測試封套，此技術可 用於系統晶片(SoC) 的除錯。當錯誤發生的時候，本技術可以辨識第一個發生 錯誤的核心電路、出現錯誤的時脈與發生錯誤的核心電路輸出。除錯測試封套 提出了兩層的除錯設計(DfD)。第一層的除錯設計透過觀察多輸入序列暫存器 (MISR) 儲存值，來辨識的一個發生錯誤的核心電路。另外，出現錯誤的時脈也 被限制在一段被稱為懷疑視窗的時脈區間之中。第二層的除錯設計透過觀察懷 疑視窗內每個時脈的BCH 的輸出，來辨識出現錯誤的時脈與第一個出現發生錯 誤的核心電路輸出。對ISCAS’89 基準電路所做的實驗顯示，平均而言，錯誤 可以在出現錯誤的時脈就被BCH 的輸出偵測到。對一個數位相框的系統晶片的 擬真實驗顯示，除錯測試封套可以辨識第一個發生錯誤的核心電路與出現錯誤 的時脈。合成的結果顯示，除錯測試封套支援ARM926 電路的高速除錯，對於 ARM926 電路增加約2% 的面積成本。
並列摘要
This thesis presents an IEEE 1500 compatible debug test wrapper (DTW) technique to identify the first failing core, the failing cycle and the failing core output in SoC. A two-level design-for-debug (DfD) is proposed in DTW. The firstlevel DfD identifies the failing core by observing the multiple-input serial register (MISR) signature. In addition, the failing cycle is limited within a period of cycles, which is called the suspect window. The second-level DfD identifies the failing cycle and the failing core output by observing the BCH outputs every cycle in the suspect window. The experiments on ISCAS ’89 circuits show that, on average, the BCH detection latency is 0. The detection latency measures the time between error occurence and detection by proposed DfD. The emulation of the digital photo frame SoC shows that DTW can identify the first failing core and the failing cycle. The synthesis results of DTW show that DTW supports at-speed debugging with small area overhead (approximately 2%) for ARM926.