管線式類比數位轉換器設計自動化

Pipelined A/D Converter Design Automation

吳文祥(Wen-Hsiang Wu)

指導教授 ： 邱弘緯

國立臺北科技大學/電資學院/電腦與通訊研究所/碩士(2009年)

摘要

在本篇論文中我們將管線式類比數位轉換器的設計自動化流程實現出來。設計自動化流程分為兩部分:系統架構設計和電路實現設計這兩方面。在系統架構設計方面我們使用Matlab Simulink，建立模擬模組來實現完整的系統架構，模擬在實際電路上產生的非理想效應，並且應用模擬退火演算法來決定出實際電路上所需要的規格，達到設計最佳化。而在電路實現設計方面我們使用Cadence Spectre
實現出實際電路，應用NeoCircuit 將系統架構實現，並且達到功率最佳化。
我們已經成功的將一個10 位元50MHz 管線式類比數位轉換器設計自動化了，其中應用模擬退火演算法做系統的最佳化NeoCircuit 做到實在電路並達到功率最佳化。並且最後模擬的SNDR 可達到61dB，有效位元數為9.8bit@ 5MHz，DNL 小於0.46(LSB)INL 小於1.39(LSB)。並且應用NeoCircuit 將實際電路達到功率最佳化，模擬結果在TSMC 0.18um CMOS 製程下功率消耗只要28mW。

關鍵字

管線式 ； 類比數位轉換器器 ； 模擬退火演算法 ； 最佳化 ； 類比電路設計自動化 ； 低功率

並列摘要

Pipelined A/D converter Design Automation from system to circuit is presented inthis paper. The pipelined A/D converter design flow can be separated into the system
and circuit level design. It often adopts Matlab Simulink for the system level design ,makes simulation modules to realize a current system and simulates non-idea effects.Besides, we used simulated annealing algorithm to find the system parameters out and to achieve design optimization.We utilizes circuit simulator like Cadence
Spectre for the circuit level design,apples software Neocircuit to design the circuit system and to optimize power dissipation.
We have successfully implemented this automation flow for the 10-bits 50MSPS pipelined A/D converter with the simulated annealing algorithm. The final SNDR of the automatically designed shows up to 61dB,ENOB=9.8bits@5MHz,|DNL|<0.466 (LSB),INL less than 1.39(LSB).By using Neocircuit to optimize power dissipation, power dissipation=28mW by TSMC 0.18um CMOS technology.

並列關鍵字

pipelined ； A/D converter ； simulated annealing algorithm ； optimization ； analog circuit design automation ； low power

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