摘要
摘要 現代的soc設計通常使用多個，非同步的時脈，這可能是由於要連結外部系統，或由於晶片尺寸太大, 而為了有效率的散佈時脈的關係。更可能由於為了市場時效及IP的重覆使用，而不同的IP就可能使用不同的時脈。整合不同的時脈有各種不同的設計方法，其中非同步先進先出緩衝器asynchronous fifo 即是一個快速又能提高效能的方法。 Asynchronous FIFO(First-In and First-Out memory)通常是用在將資料安全地由一個clock domain送至另一個非同步clock domain,不同步的clock造成錯誤的資料或指標判讀，本論文主要目的在探討錯誤判讀的原因、機率與避免的方法，更進一步的探討並藉以設計一個高速的非同步的FIFO。有許多的方法來進行Asynchronous FIFO的設計,當然其中有許多錯誤的方式,而大多數不正確設計的FIFO在90%的工作時間之中仍然是正常工作,而大多數所謂”正確設計”的FIFO在99%的工作時間都是正常的,然而很可惜的,剩下的1%卻是最難偵錯的,本篇報告的目的在探討當我們要嘗試去同步許多正在變化的信號之FIFO設計以及一些重要的細節。
並列摘要
Abstract Asynchronous FIFO(First-In and First-Out memory) is always used in the application that transmits data from a clock domain to another asynchronous clock domain. Many errors may occur when reading the data or point if the clock can not be correctly synchronized. This thesis is aimed to discuss the reason and probility of the error reading and to find a way to avoid encountering error reading. Furthermore,we discuss and design a high speed asynchronous FIFO. There are many methods to design asynchronous FIFO. However, many of error designed asynchronous FIFO still can work in 90% of run time. Most of the correct designed asynchronous FIFO can work in 99 % of run time. However, the other 1 % is diffcult to debug. The purpose of this thesis is to discuss the important details and some different design styles.