摘要
一般來說，嵌入式系統上常使用的加解密演算法有RSA、DES和AES，但是，為了加強加解密演算法安全性的效果，使用上會以較長的加密金鑰來進行加密，藉以使得被加密的資訊會更加複雜難以被破解，不過這樣的方式同時也會增加計算過程的複雜度，對於計算能力較弱的嵌入式系統來說，以軟體的方式來進行加解密動作，系統負擔會加重許多，以至於影響到嵌入式系統的性能表現。而透過硬體FPGA來實現加解密模組，解決了嵌入式系統上加解密的需求，同時也可提升系統性能，因此，在嵌入式應用中使用FPGA做加解密將會成為一種趨勢。然而，硬體元件在運作時，是會有能量消耗和電磁輻射等訊息洩露出來的，而這些訊息對於side channel attack來說，都是可以被用來分析的資訊，因此，在此我們將建構一個FPGA檢測平台，以供未來在FPGA上實現RSA、DES和AES加解密模組，並藉此平台來檢測FPGA密碼模組的安全性。
關鍵字
無資料並列摘要
Using FPGA hardware to implement encryption/decryption modules can help meet the cryptography requirement of embedded systems and boost system performance by offloading computation to FPGA hardware. Thus, using FPGA hardware to perform encryption/decryption within embedded applications is an increasingly popular trend.However, as FPGA hardware performs cryptographic operations, some information is leaked in the form of power consumption and electromagnetic radiation. Side channel attack utilizes such information to extract the secret keys hidden inside FPGA hardware. In this paper, we will build an FPGA test-bed platform for testing and analyzing FPGA implementations of RSA, DES, and AES modules. In the future, this platform will enable us to develop a solution for evaluating the security strength of FPGA cryptographic modules against side channel attacks.