具錯誤回復能力之低成本車用處理器架構

An Error-resilient, Low-cost Microprocessor Architecture for Automotive-grade Applications

張雍昌(Yung-Chang Chang) ； 黃立仁(Li-Ren Huang) ； 劉興庄(Hsing-Chuang Liu) ； 楊智仁(Chih-Jen Yang)

《電腦與通訊》 152期 (2013/08) Pp. 128-133

摘要

本論文提出一具有錯誤回復能力之車用微處理器，此設計是架構在5級管線的MIPS處理器之上，搭配動態驗證（Dynamic Verification）的安全機制（Safety Mechanisms；SMs），例如：錯誤偵測與更正碼（Error-detection-correction Codes）、整合式硬體監控（Integrated Hardware Monitoring）、與硬體冗餘等，以提升車用處理器的安全性。我們利用最新的ISO 26262車用電子安全標準，來做架構驗證，本論文所提的架構在車用安全性等級（Automotive Safety Integrity Level；ASIL）上，可以達到ASIL-C等級，並且在面積的代價只有40.2%，勝過傳統的鎖步（Lockstep）雙核心架構所需169%的面積代價。

關鍵字

單點錯誤評估 ； 潛在錯誤評估 ； 隨機硬體錯誤機率評估 ； 錯誤偵測

並列摘要

This paper proposes an error-resilient microprocessor architecture using online dynamic verification methodology. A pipelined 5-stage MIPS processor is protected by safety mechanisms (SMs) including error-detection-correction codes, integrated hardware monitoring, and hardware redundancy. We adopt ISO 26262, the latest automotive standard for functional safety, to evaluate the automotive safety integrity level (ASIL). The proposed architecture achieves ASIL-C level. Furthermore, the area cost is 40.2% which outperforms the traditional dual-core lockstep alternatives with area overhead (169%).

並列關鍵字

Single Point Faults Metric ； Latent Faults Metric ； Probabilistic Metric for Random Hardware Failure ； Fault Detection