藉由測試資料的產生與重新排序以減少平移時的測試時間

由於現今IC製程技術的進步，讓我們可以設計出更精密複雜的電路，因此在IC的測試上也越來越困難與複雜。而我們在測試IC時往往會面臨兩個問題：首先，是功率消耗的問題：因為當我們在測試IC時會產生比一般工作情況下更大的功率消耗；再來就是將測試資料(test vector)輸入(shift into)到掃描鏈(scan chain)時，需要花費大量的時間。一般而言，在全掃描電路中，測試資料內會含有大量的未指定值位元(don't-cares bit)，在大多測試資料中會有超過百分之八十以上的未指定值位元（在IBM的報告中，有些電路的測試資料中未指定值的位元更會高達百分之九十八），因此，我們可以知道在測試資料中已指定值的位元個數是非常稀少的，而針對那些未指定值的位元，我們則可以任意的指定其值為1或為0，這些未指定位元往往對我們的錯誤涵蓋率是沒有任何的幫助，而相同的情況也會發生在我們的測試回應(test response)當中。在這篇論文裡，我們提出了一個可以善加利用那些未指定位元的方法，正因為未指定位元在測試時對於錯誤偵測沒有幫助，所以我們希望在將測試資料掃描進掃描鏈時可以省略掉一整段連續出現的未指定位元，如此就不需要將整段的測試資料全部掃描，藉此減少我們的掃描時間；另外，我們對測試回應也是採取同樣的方法，省去將測試回應中的未指定位元掃描出的時間與功率消耗。我們利用D演算法(D-Algorithm)以產生測試集(test set)，並且為了使得測試集中未指定位元能大量集中，我們將會在電路中以SCOAP加上不同的權重。最後，為了讓所節省的時間有最佳的效果，我們將會對所有的測試資料做重新排序(test vectors reordering)，這樣可以使得平移操作更有效率。

關鍵字

未指定位元；掃描鏈；功率消耗；測試時間；測試資料重新排序；錯誤涵蓋率

並列摘要

When the process of very large-scale integrated circuits scales down into deep sub-micron, the complexity of circuit designs is greatly increased. So, there are two issues in the IC (Integrated Circuit) testing: firstly, it costs more power consumption in test mode than normal mode in our circuits. Secondly, both shifting our test vectors into the scan chain and shifting out the test responses are time consuming processes. Generally, there are a large number of don’t care bits (unspecified bit or X’ bit) in our test data for full scan circuit. Usually, there are more than 80% don’t care bits in most of test data.( IBM has ever reported that for some of their designs about 98% of the bits in test patterns are don't care bits ). Thus it brings the sparseness of specified bits in test vectors and the freedom to assign these don't-cares with arbitrary values. Usually, those don’t care bits are helpless for fault coverage, and we don’t have to observe those in test responses. In this paper, we propose a method to utilize those don’t care bits to reduce the test application time. We can ignore a series of consecutive don’t care bits during scanning in test vectors and scanning test responses. We generated a expected test set by modified D-Algorithm and weighted each wire in the CUT by SCOAP algorithm. Finally, we perform test vectors reordering to further improve time cost.

並列關鍵字

scan chain ； power consumption ； test application time ； test vectors reordering ； fault coverage

參考文獻

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Generation and Clock Disabling for Test Time and Power Reduction”, 2005 IEEE VLSI-TSA

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國際替代計量

藉由測試資料的產生與重新排序以減少平移時的測試時間

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