Floorplanning for Die-Stacking System-in-Package Designs under Temperature and Fixed-Outline Constraints

在系統封裝設計下具溫度及固定邊框限制之三維佈局規劃

劉得宇(De-Yu Liu)

指導教授 ： 王廷基

國立清華大學/電機資訊學院/資訊工程學系/碩士(2009年)

摘要

在這篇論文中，我們探討晶片堆疊的系統封裝設計的佈局規劃問
題，在此設計中金屬線結合的方法被用來連接不同晶片間的訊號。我
們提出一個方法，此方法從下而上對每個晶片依序產生一個佈局規劃
的結果使得此佈局規劃的結果有最小的繞線長度且滿足給定的溫度
以及固定邊框的限制。對每個晶片而言，為了找出如此的佈局規劃結
果，我們修改一個已存在的固定邊框佈局規劃器藉由加入幾個考慮溫
度的方案，此佈局規劃器是以模擬退火法為基底。實驗的數據被提供
來展現我們方法的效率以及效果。就我們所知，我們的作品是第一個
有潛力的佈局規劃方法針對晶片堆疊的系統封裝設計。

關鍵字

系統封裝 ； 佈局規劃 ； 固定邊框 ； 溫度 ； 三維 ； 晶片堆疊

並列摘要

In this thesis, we study a floorplanning problem for die-stacking System-in-Package (SiP)
designs in which the wire bonding method is used to connect signals between different
dies. We present an approach which sequentially determines a floorplan for each die from
bottom to top such that the generated
floorplan has minimal on-chip wirelength and
satisfies given temperature and fixed-outline constraints. To find such a floorplan for each
die, we modify an existing simulated annealing based fixed-outline floorplanner by adding
several temperature-aware schemes. The experimental results are provided to show the
efficiency and effectiveness of our approach. To our best knowledge, our work is the first
one to give a promising floorplanning approach to die-stacking SiP designs.

並列關鍵字

System-in-Package ； floorplanning ； fixed-outline ； SiP ； temperature ； die-stacking

參考文獻

floorplanning: enabling hierarchical design.

IEEE Transactions on Very Large Scale Integration Systems, 11(6):1120{1135, Dec

floorplanning through better local search.

In Proceedings of International Conference on Computer-Aided Design, pages 328{

333, 2001.