摘要
模數(2n－1)與模數(2n＋1)加法是數位訊號處理(digital signal processor)中的餘數系統(residue number system)和密碼系統(cryptosystem)常用的算術運算。在過去的文獻中已提出了select- prefix架構之模數(2n－1)加法器與減1表示法(diminished-one)的模數(2n＋1)加法器，以及CCS (circular carry selection)架構之減1表示法的模數(2n＋1)加法器，分別在延遲時間和電路面積上有不錯的表現。然而，當需要處理模數(2n－1)與模數(2n＋1)的運算的時候，若使用一個模數(2n－1)加法器與模數(2n＋1)加法器來分別處理模數(2n－1)與模數(2n＋1)的運算會造成電路面積的增加，在此我們可以僅使用一個我們提出的模數(2n ± 1)加法器取代之，可以有效的減少約一半的面積。 在本篇論文中，除了沿用文獻中所提出之理論與方法，並觀察其電路上的特性，進而利用前人提出的select-prefix架構與CCS架構分別設計出模數(2n ± 1)的加法器，實驗採用TSMC 0.18μm製程配合Synopsys公司的Design Compiler來進行電路合成，並且對面積做最佳化來取得所有模擬數據，包括電路面積、延遲時間以及功率消耗。最後使用Cadence公司的SOC Encounter來做APR產生電路佈局圖。我們所提出的select-prefix模數(2n ± 1)之加法器，與同時使用一個select模數(2n＋1)加法器與模數(2n－1)加法器比較， 以32-bit為例，可減少47.84%的電路面積，以64-bit為例，可減少48.15%的電路面積。在CCS架構方面，原來的架構只提出了其減1表示法之模數(2n＋1)加法器的架構，而我們所提出的CCS模數(2n ± 1)之加法器同時具有模數(2n＋1)與模數(2n－1)的功能，與原先的CCS減1表示法之模數(2n＋1)加法器相較之下，在32-bit時我們所提出的CCS模數(2n ± 1)之加法器僅需增加1.49%的電路面積，在64-bit時我們所提出的CCS模數(2n ± 1)之加法器僅需增加0.59%的電路面積，即可兼具模數(2n＋1)與模數(2n－1)兩種運算功能。
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加法器參考文獻
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