- 學位論文
晶片群集相互資訊在多重時脈測試之應用
Chip Clustering with Mutual Information on Multiple Clock Tests and its Application to Yield Tuning
摘要
隨著互補式金屬氧化物半導體製程技術進入深次微米時代，製程變異以及生 產過程缺陷嚴重得影響著產品的良率，截至目前為止，並沒有一套有效率的方法 去輔助設計者分析製程變異所帶來的影響。製程變異主要分成兩種，隨機性製程 變異以及系統性製程變異，其中系統性製程變異對於光罩、蝕刻與佈局有很高的 相依性，我們針對系統性變異來加以分析。 在本篇論文中，我們提出一套多重時脈測試的方法，先挑取受到系統性製程 變異影響的路徑，在利用多重測試時脈加以區分晶片，再使用分群的方法，將受 到相似製程變異的晶片分群再一起，並應用了SAT-based 的方法找到相對應調整 過後的電壓值，並建立分類器，去修復受到製程變異影響造成無法達到標準的晶 片，由於SAT-based 的方法需要更大量的測試時脈，所以使用建立分類器的方法 只需要2~3 個測試時脈可以大量節省測試成本(約省下原來的90%)並同時達到接 近SAT-based 的良率。 利用調整電壓來加速晶片已達到修復目的，勢必會造成電量上的消耗， 但經過我們的實驗結果顯示，只要利用2 到3 個測試時脈，就可以達到88%~99% 的良率，而且電量消耗只多出4%~25%，相較於最差的情況(所有列電壓都拉高) 需額外增加50%電量，我們的方法可以找到較低的電量消耗就可以達到很高的良 率。
參考文獻
[1] M. Choi and L. Milor, “Impact on circuit performance of deterministic within-die variation
of Integrated Circuits and Systems, 2006.
on the maximum clock frequency distribution for gigascale integration,” IEEE Journal
and impact on circuits and microarchitecture,” ACM/IEEE Design Automation Conference,
“Compact Model for Layout Dependent Variability,” in International Electron Devices