低功率多掃描串測試圖樣之排序方法

Sorting Patterns for Low-Power Multi-Chain Test

盧哲偉(Zhe-Wei Lu)

指導教授 ： 梁新聰

中原大學/工學院/電子工程研究所/碩士(2014年)

https://doi.org/10.6840/cycu201400599

摘要

在此研究中，我們為轉態延遲障礙(transition delay fault)的測試圖樣(test pattern)進行排序，使得這些圖樣在測試過程中，可以只讓部份正反器進行位移(shift)、投值(launch)、及抓值(capture)的動作，以達成低功率之測試過程。我們比對兩組測試圖樣之間的關係後，選出可連接的測試圖樣組，產生新的測試圖樣排序，再予以填值，我們實現此方法，並採用ISCAS’89標準電路進行實驗，結果顯示所提方式可以降低測試功率並測得多數的轉態延遲障礙，排序完的測試圖樣即為低功率測試的圖樣。

關鍵字

低功率 ； 測試圖樣 ； 轉態延遲障礙

並列摘要

In this thesis, we sort the patterns of transition delay fault (TDF) for low power testing. These patterns need only a part of flip-flops to do shift, launch and capture operations. We analyze the relationship between test patterns, choose one test pattern that can be connected after a target pattern, and fill suitable values to complete the sorting process of test patterns. We experiment the patterns for ISCAS’89 circuits. The results show that the proposed method can reduce test power and have better fault coverage than original test patterns.

並列關鍵字

transition delay fault ； low power ； test pattern

參考文獻

[1] L. Whetsel, “Adapting Scan Architectures for Low Power Operation,” in

Computer-Aided Design of Integrated Circuit and System, Vol.27, NO. 11,

Enhancing Delay Fault Coverage through Low Power Segmented Scan”,

in Proc. Eleventh IEEE European Test Symp., pp.1530-1877, 2006.

Scan for Reduction of Test Data Volume, Test Application Time and Test