以矩陣乘法為基礎應用硬體加速器於一維卷積計算之研究

Matrix multiplication based 1-D convolution with hardware accelerator

鄭博升(Cheng Po-Sheng)

指導教授 ： 黃文吉

國立臺灣師範大學/理學院/資訊工程學系/碩士(2022年)

https://doi.org/10.6345/NTNU202201331

摘要

隨著電腦計算能力的提升，人工智慧得以受惠於大量的卷積計算來取得資料的特徵，使電腦可以幫我們處理各種複雜的任務。在提升卷積計算的速度的研究中，以矩陣乘法來實作卷積計算是常見的一種方式。
本論文針對一維的卷積計算，提出一種矩陣排列的方式，將一維卷積計算得以用矩陣乘法來達成，並且進一步的使用通用型硬體加速器，來大幅提升矩陣乘法的計算效能。
將本論文的方法應用於神經網路模型，並佈署在FPGA開發版上，經過實驗的驗證，我們可以精準的產出計算結果，並且加速整體神經網路模型的計算效能。

關鍵字

矩陣乘法 ； 卷積計算 ； 類神經網路 ； 硬體加速器 ； 量化

並列摘要

none

並列關鍵字

FPGA ； Quantization ； Systolic Array ； Weight Stationary

參考文獻

[1] K. Chellapilla, S. Puri, P. Simard. High Performance Convolutional Neural Networks for Document Processing. Tenth International Workshop on Frontiers in Handwriting Recognition, Université de Rennes 1, Oct 2006, La Baule (France). ffinria-00112631f.

[2] A. V. Trusov, E. E. Limonova, D. P. Nikolaev and V. V. Arlazarov, p-im2col: Simple Yet Efficient Convolution Algorithm With Flexibly Controlled Memory Overhead, in IEEE Access, vol. 9, pp. 168162-168184, 2021, doi: 10.1109/ACCESS.2021.3135690.

[3] M. Cho, D. Brand, MEC: Memory-efficient Convolution for Deep Neural Network. arXiv:1706.06873, 2017 .

[4] J. -H. Park, J. -H. Seo, Y. -H. Nho and D. -S. Kwon, Touch Gesture Recognition System based on 1D Convolutional Neural Network with Two Touch Sensor Orientation Settings, 2019 16th International Conference on Ubiquitous Robots (UR), 2019.

[5] A. Samajdar, Y. Zhu, Paul Whatmough, Matthew Mattina, Tushar Krishna. SCALE-Sim: Systolic CNN Accelerator Simulator. arXiv:1811.02883, 2018.