應用於高速有線傳輸之具背景式延遲校正且低功耗二位元相位偏移調變時脈與資料回復電路設計

Design of Low Power BPSK Clock and Data Recovery Circuits with Background Delay Calibration for High-Speed Wireline Communica-tion

楊翊廷(Yi-Ting Yang)

指導教授 ： 洪浩喬

國立交通大學/電機學院/電機與控制工程系所/碩士(2020年)

摘要

無資料

關鍵字

時脈與資料回復電路 ； 相位偏移調變 ； 內建式自我檢測 ； 延遲鎖定迴路 ； 背景式校正 ； 連續時間線性均衡器 ； 串列器／解串列器

並列摘要

無資料

並列關鍵字

clock and data recovery (CDR) ； phase-shift keying (PSK) ； built-in self test (BIST) ； delay-locked loop (DLL) ； background calibration ； Continuous Time Linear Equalizer (CTLE) ； SERDES

參考文獻

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