在本論文中，提出完全不需要額外光罩的新型垂直邏輯相容雙極性電晶體，其具有高增益以及可微縮的特性，並成功驗證利用此新型雙極性電晶體驅動之立體垂直電阻式記憶體，可達成記憶體高效與高密度的需求。
垂直雙極性電晶體的形成主要是利用在N-Well(或P-Well)中打Core N-LDD及其P-Pocket(或Core P-LDD及其N-pocket)的摻雜，形成垂直的NPN(或PNP)結構。以NPN雙極性電晶體為例，表層濃度高的Core N-LDD為雙極性電晶體之射極，濃度低且佈植較深的P-Pocket為基極，N-Well為集極。文中主要是關於NPN雙極性電晶體的討論，大致分成將基極P-Pocket接出表面之P＋接點與I/O P-LDD接點結構，以及其相關結構變數的探討與應用在電阻式記憶體驅動之陣列佈局。
藉由在新型雙極性電晶體射極之上形成堆疊的電阻性記憶體薄膜TiN/Ti/HfO2/TiN，形成1BJT+1R的立體垂直電阻式記憶體結構。相較於金氧半電晶體當驅動器，藉由高增益的雙極性電晶體驅動，立體垂直電阻式記憶體可以節省面積且降低操作電壓，並具有高效且高密度的特性。

目錄
第一章 導論 1
1.1 前言 1
1.2 論文綱要 1
第二章 電阻式記憶體及驅動技術文獻回顧 2
2.1 電阻式記憶體技術回顧 2
2.2 電阻式記憶體驅動相關研究 3
2.2.1 金氧半電晶體驅動之電阻式憶體 3
2.2.2 二極體驅動之電阻式記憶體 3
2.2.3 交叉點電阻式記憶體 3
2.3 新型雙極性電晶體驅動之電阻式記憶體特色與優勢 4
第三章 新型垂直邏輯相容雙極性電晶體之設計與特性 8
3.1 CMOS 邏輯製程簡介 8
3.2 元件設計概念與特色 8
3.2.1 元件製程設計 9
3.2.2 元件佈局設計 9
3.2.3 新型邏輯製程相容垂直雙極性電晶體元件優點與特色 10
3.3 雙極性電晶體直流量測方法 11
3.4 P+接點之NPN雙極性電晶體結構與特性分析討論 12
3.4.1 元件結構與基本特性討論 12
3.4.2 射極面積效應與最小射極面積 13
3.4.3 結構變數之探討 14
3.5 I/O P-LDD接點之NPN雙極性電晶體結構與特性分析討論 15
3.5.1 元件結構與基本特性討論 16
3.5.2 射極面積大小之比較與討論 16
3.5.3 結構變數探討 17
3.6 覆蓋式P-LDD接點之NPN雙極性電晶體結構與特性分析討論 18
3.6.1 元件結構與基本特性討論 18
3.7 降低逆向基極電流之NPN雙極性電晶體結構與特性分析討論 19
3.7.1 元件結構與基本特性討論 19
3.8 N+接點之PNP 雙極性電晶體結構與特性分析討論 19
3.8.1 元件結構與基本特性討論 20
3.9 小結 20
第四章 共用集極與基極之雙極性電晶體陣列結構 53
4.1 覆蓋式Core N-LDD摻雜之P+接點陣列 53
4.1.1 P+連接點與雙P+連接通道結構 53
4.1.2 P+連接點與單P+連接通道結構 54
4.1.3 P+連接點與無P+連接通道結構 54
4.2 I/O P-LDD接點之陣列 54
4.3 覆蓋式I/O P-LDD接點之陣列 54
4.4 基極電阻的影響 55
4.2.1 P+連接點之雙/單P+連接通道結構基極電阻影響 55
4.2.2 P+連接點之無P+連接通道結構基極電阻影響 55
4.2.3 I/O P-LDD接點之共用基極結構之基極電阻影響 56
4.5 小結 56
第五章 垂直雙極性驅動電阻式記憶體結構及特性 65
5.1 垂直立體電阻式記憶體結構 65
5.2 元件操作原理及特性 66
5.3 元件讀取操作 67
5.4 高低電阻態的溫度效應 68
5.5 元件操作干擾分析 68
5.6 元件速度及可靠度 69
5.7 小結 69
第六章 結論 84

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