延遲鎖相迴路時脈產生器

Design and Implementation of Delay Locked Loop Clock Generator

溫國智(Kuo-Chih Wen)

指導教授 ： 陳少傑

國立臺灣大學/電機資訊學院/電子工程學研究所/碩士(2009年)

https://doi.org/10.6342/NTU.2009.10119

摘要

鎖相迴路被廣泛使用在頻率合成，然而近年來延遲鎖相頻率產生器也逐漸受到重視，延遲鎖相頻率產生器繼承延遲鎖相迴路的優點，如快速鎖定、無條件穩定以及不會累積雜訊等，但是延遲鎖相迴路有鎖定範圍的問題，必須加入額外的電路來避免這個問題的發生，如啟動控制電路。
隨著積體電路速度上的要求越來越高，傳統延遲鎖相迴路時脈產生器不易達到，現今的文獻中，在4G以上的操作頻率下，邊緣結合器都需使用電感，本論文將提出一個不需用電感即可操作在高速的邊緣結合器，實驗結果證明可以操作在7.5G ，peak-to-peak jitter 為11ps，另外傳統的啟動控制電路架構簡單，但高速下操作時，會有時序上的問題，造成Setup上升為High時，Clkref訊號已經為High，使得相位頻率偵測器的反應時間變短，超過相位頻率偵測器的速度限制，造成錯誤鎖定。我們將提出一個改進的啟動控制電路，使得啟動控制電路也可以在高速下操作，可操作最高頻率約為相位頻率偵測器最小脈波寬度的倒數，最低速度則只受限於延遲線的延遲時間。
第一章為我的研究動機以及延遲鎖相迴路時脈產生器的應用。
在第二章中，會針對2種時脈產生器的基本原理做一介紹。此外將會介紹近年來延遲鎖相時脈產生器的發展。
延遲鎖定迴路的各子方塊及其功用會在第三章中做介紹，電路設計的要點亦會予以討論。
第四章我們將提出一個大鎖定範圍的高速延遲鎖定迴路頻率合成器，各個子方塊電路的模擬結果會在此章呈現。
第五章為最後的結論。

關鍵字

延遲鎖相迴路 ； 起始電路 ； 邊緣結合器

並列摘要

PLLs is have been widely used for clock generation. DLL also can be used for clock generation. DLL-based clock multipliers have several inherent advantages over conventional PLL-based clock multipliers. The DLL is a first-order system and has no jitter accumulation.
However, conventional DLL-based clock generator cannot operate in high speed operation frequency except using inductance. In this thesis, a new type edge combiner is proposed. A new type edge combiner can operate up to 7.5G without inductance using TSMC 0.13um CMOS process. Besides, we modified a conventional startup circuit to solve its timing problem in high speed operation frequency.

並列關鍵字

DLL ； startup ； edge combiner

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