應用於LTE通訊系統之全數位頻率合成器

All-Digital Frequency Synthesizer for LTE Communication System

陳玉群(Yu-Chiun Chen)

指導教授 ： 陳怡然

國立臺灣大學/電機資訊學院/電子工程學研究所/碩士(2013年)

https://doi.org/10.6342/NTU.2013.11231

摘要

近年來行動裝置用戶的激增及用戶對於資訊傳輸量與使用行動性的要求提高，4G第四代Long Term Evolution (LTE)行動通訊系統能提供高資料傳輸速率及遠距離傳輸，可預見4G通訊系統即將到來。而頻率合成器提供通訊系統中收發機穩定的本地訊號源，其性能影響收機機適用的頻率範圍與雜訊表現等性能。本論文研究並設計適用於4G通訊系統之全數位頻率合成器，為整體系統提供穩定的本地訊號源。

此全數位頻率合成器可提供調變器與降頻器穩定頻率且相位鎖定訊號源，經由數位控制與使用中位數濾波器能有效地縮短頻率合成器鎖定時間、降低功率消耗與雜訊並有效達到快速且準確的跳頻。中位數數位濾波器作為電路中核心架構，藉由濾除錯誤相位資訊，大幅減少頻率合成器所需的鎖定週期數，與其他文獻相比，效能改善一倍以上。此外因頻率合成器使用數位校正補償提高對製程溫度電壓變異容忍度，以達到良好的操作特性。本論文完成了此頻率合成器整體系統模擬，並能符合LTE所要求的規格。

關鍵字

全數位 ； 鎖相迴路 ； 快速鎖定 ； 中位數濾波器 ； 頻率合成器

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無資料

並列關鍵字

All-Digital ； PLL ； fast-locking ； median filter ； frequency synthesizer

參考文獻

[2] R. B. Staszewski, K. Waheed, F. Dülger, and O. Eliezer, “Spur-Free Multirate All-Digital PLL for Mobile Phones in 65 nm CMOS,” IEEE J. Solid-State Circuits, vol. 46, no.12, pp. 2904-2919, Dec. 2011.

[3] R. B. Staszewski, “State-of-the-Art and Future Directions of High-Performance All-Digital Frequency Synthesis in Nanometer CMOS,” IEEE Trans. Circuits Syst. I, Reg. Papers, vol. 57, no. 8, pp. 1497–1510, July 2011.

[7] S.-Y. Yang, W.-Z. Chen and T.-Y. Lu, “A 7.1 mW, 10GHz All Digital Frequency Synthesizer With Dynamically Reconfigured Digital Loop Filter in 90 nm CMOS Technology,” IEEE J. Solid-State Circuits, vol. 45, no.3, pp. 578-586, Mar. 2010.

[8] P.-Y. Wang, J.-H. C. Zhan, H.-H. Chang, and H.-M. S. Chang, “A Digital Intensive Fractional-N PLL and All-Digital Self-Calibration Schemes,” IEEE J. Solid-State Circuits, vol. 44, no.8, pp. 2182-2192, Aug. 2009.

[9] E. Temporiti, C. Weltin-Wu, D. Baldi, R. Tonietto, and F. Svelto, “A 3 GHz Fractional All-Digital PLL With a 1.8 MHz Bandwidth Implementing Spur Reduction Techniques,” IEEE J. Solid-State Circuits, vol. 44, no.3, pp. 824-834, Mar. 2009.