隨著網路傳輸速率的發展,在高速網路環境中準確的量測封包流成為一項具有挑戰性的任務。本論文使用NetFPGA-10G開發平台實現了以Count-Min Sketch作為核心的量測系統,利用開發平台內的FPGA晶片之Block RAM與QDRII SRAMs作為兩階層式(two-level)的記憶體架構。在論文中主要的設計是透過QDRII SRAM將觀測區間所記錄的Count-Min Sketch量測資訊進行儲存,並於主機端執行SRAM的讀取每個觀測區間所記錄的量測資訊。我們的系統透過真實網路封包流記錄檔進行驗證與討論。
It’s a challenging task to conduct accurate measurement in wire-speed for high speed computer networks. This dissertation implements sets of counters based on the Count-Min Sketch with two-level memory hierarchy in the Xilinx Virtex-5 TX240T FPGA on a NetFPGA-10G platform. We focus on the design interfacing banks of QDRII SRAMs such that Count-Min sketch data structure can be stored and processed by the host processor for various observed time intervals. The design space is explored and verified with real-world traces.
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