10Gbps低功率時脈與資料回復電路設計

Low Power Design for the 10Gbps Clock and Data Recovery Circuit

曾奕瑋(I-Wei Tseng)

指導教授 ： 吳仁銘

國立清華大學/電機資訊學院/電機工程學系/碩士(2010年)

摘要

近年來，多功能攜帶式系統(如PDA、智慧型手機、筆記型電腦或電子書……等)非常盛行，因此系統單晶片(SoC)設計非常重要。在系統單晶片設計中，功率消耗是一個非常嚴重的問題，此論文提供一個低功率時脈與資料回復電路之設計，用於光纖通訊之系統單晶片中可達低功率消耗之效果。此論文首先介紹一可穩定調整式低功率鎖相迴路設計，設計要點在於將高頻率除頻器與低頻率除頻器做最佳化之調整，更利用增益提升式充電泵浦解決電流不匹配之問題。此外，雙控式電壓控制頻率震盪器，被用來成為調整式鎖相迴路之重要部分。

接著，此論文整合出低功率頻率資料回復電路架構，此架構之所以為低功率消耗之主要特點在於其僅需一栓鎖取樣電路與一邏輯式充店泵浦即可達成相位檢測之目的。使此電路簡單進而達成低功率消耗之目標，成功解決光通系統高速單晶片功率消耗之問題。

此頻率資料回復電路以台積電0.13um之高頻金氧半場效電晶體製程設計，晶片面積僅1.03x0.91mm2。在1.2V之電壓供應下，消耗功率小於30.7mW。相位雜訊於1MHz偏移頻率下，約為-117.43dBc/Hz。

關鍵字

鎖相迴路設計 ； 電壓控制震盪器 ； 頻率與相位回復電路

並列摘要

無資料

並列關鍵字

PLL ； VCO ； CDR

參考文獻

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