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智慧視覺 : 一具有動態電壓及頻率調節之智慧型視覺處理器

本篇論文中提出了一個智慧型視覺處理器，其特色為具有動態電壓及頻率調節功能以達到低功率的目的，此晶片的運算輸出為240GOPS，功率消耗為185mW，使用的製程為UMC 90nm Logic & Mixed-Mode 1P9M Low-K CMOS 製程，實作出來的晶片大小為3.92mmX3.92mm。 智慧型監視系統在現代生活中扮演著越來越重要的角色，一般而言，對於此類系統的要求為穩定的物體偵測及即時的處理及回應。為了要能兼顧到系統的高輸出及應地制宜的彈性，智慧型視覺處理器被廣泛的應用在此類系統中。然而對於24小時保持工作的智慧型系統而言，散熱和功率的消耗使得其應用受到了限制，所以許多低功率設計被引用到此類系統中。然而監視系統的工作量變異極大，為了要滿足即實性的物體辨視及回應，我們誓必要過度的設計應體，並導致了效能的浪費。 為了要能有效的避免工作量動態變化而造成的功率浪費，我們所提出的解決辦法是一個針對於智慧型處理器而設計的動態電壓及頻率調節的演算法。在晶片執行前，此演算法將會精準的預測每一張輸入影像所需耗費的工作時間，並和系統輸出要求做出比較後找出最適的工作頻率及電壓，並將其記錄下來，而當晶片實際在執行時，控制電路會照之前所記錄動態的改變晶片的操作電壓及頻率。 為了要能動態的調整電壓，我們在系統中自行設計了一個Buck電壓調整器並引入了混合訊號設計的概念，此一電壓調整器的功率轉換效率為87%以上。另外為了能確保在不同頻率下晶片能正常工作，我們還引入了自行設計的時脈開關及非同步資料駐列。此一動態電壓及頻率調節演算法可達到50%的低功率的效果。

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利用決策過程產生內插邏輯之演算法：一個嶄新的布林電路重新合成技術

布林電路操作是一個被廣泛地使用在電路設計自動化領域中之重要技術。為了釐清及整合此方面之技術，本論文探究了兩項重要的電路重寫技巧，其一為多餘物增加與拔除，其二為函數重組成。我們從這兩項電路重寫技巧的問題定義開始做比較，進而去分析各自理論之異同，最後再深入討論其演算法上之差異與優缺點。我們從此整合性的分析與比較之中，獲得了幾項關於電路改寫技術之重要啟發：第一、多餘物增加與拔除和函數重組成皆是在探索和推導奎格內插之行為。第二、新的奎格內插產生演算法可以被嵌入於可滿足性解法器中，而不須記錄不滿足解析圖；此新的演算法提昇了奎格內插電路產生過程之可控制性，演算法的彈性與電路最佳化的能力。第三、我們的演算法整合電路重寫分析比較後之優缺點，進而提出一創新之客製化奎格內插器。從實驗結果而論，本論文所提出之創新奎格內插產生演算法具有多項優點，包含使用更少的記憶體及產生更小的奎格內插電路等等。

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鍺奈米晶體之金氧半電容在不同穿遂層之分析

為了增加非揮發性記憶體的存電效果，我們使用了兩種方法，第一種是使用奈米粒子，我們使用了鍺奈米粒子，電荷不是儲存在連續多晶矽浮動閘極，而是儲存在一層互相獨立，隔絕的結晶化的奈米晶體或奈米點來降低傳統快閃記憶體所遭遇電荷流失的問題，第二種我們使用了氮化矽來當作穿遂氧化層以利載子電荷的傳輸，為了增加記憶效果，來增加存電的電荷量，之後我們把這兩種優點整合在同一個元件上面以利記憶體的存電效果。 接著我們利用一些實驗方法來證明此種穿遂層為氮化矽元件的缺陷，會比穿遂層為二氧化矽元件來的多，我們利用直流訊號、交流訊號、拉曼頻譜分析儀等儀器來驗證，此種穿遂層為氮化矽元件具有較多的缺陷分佈，且具有較好的存電效果。 本論文中我們利用交流訊號的電導值，提出一個缺陷的模型來驗證，其中包含了載子交換時間常數，和缺陷密度常數，根據以上這些實驗來驗證氮化矽的元件具有較多的缺陷可以用來幫助載子電荷傳輸到鍺奈米粒子，以達增加元件儲存電荷的效果。

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應用於邊界導通模式升壓功率因數校正電路之類比乘法器

近年來因諧波失真問題被重視，為了符合各國所訂定的標準，功率因數校正電路已為電源供應器重要的一部分；在現行主動式功率因數校正電路架構中，類比乘法器為控制電路中的核心。本文主要探討應用於功率校正電路之類比乘法器，提出透過將輸入電壓位準向上平移一個臨界電壓，改良利用兩MOS並聯，一個操作在線性區，一個操作在飽和區，所形成的線性可變電阻，運用於非反向放大器，透過輸入改變可變電阻大小，改變非反向放大器閉迴路增益達到乘法器之功能；並將邊界導通模式升壓功率因數校正電路的控制迴路做出，將所改良的類比乘法器應用於其中，將電路結果用Hspice模擬出，以驗證所提出的類比乘法器適合應用於功率校正電路。

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應用於晶片、封裝與印刷電路板共同設計之繞線演算法

隨著超大型積體電路設計的日益複雜化，奈米效應已經使得晶片、封裝與印刷電路板的設計變得更加困難。更甚者，由於先進的電路設計擁有較高的功能性，所需的輸入/輸出訊號也急遽增加。為了改善電路中的繞線完成度、設計完善度與設計收斂度，工業界分別提出了兩種晶片封裝方法:球閘陣列封裝(ball-grid-array packaging)與覆晶式封裝(flip-chip packaging)和晶片、封裝與印刷電路板共同設計的概念。在此博士論文中，我們提出了學術界第一個考慮晶片、封裝與印刷電路板共同設計的繞線演算法。該演算法的研發是建構在上述所提的兩大晶片封裝方法。這個繞線演算法不只可以應用在解決(1)封裝與印刷電路板的繞線問題，還可以考慮(2)晶片與封裝共同設計、(3)封裝與印刷電路板共同設計以及(4)晶片、封裝與印刷電路板共同設計。 在關於封裝與印刷電路板的繞線問題方面，我們的繞線演算法採用了一個二階式技術:全域繞線與隨後的細部繞線。在全域繞線中，由於採用了計算幾何學(三角化和 Voronoi 圖示) 、最小成本和最大流量的網路流演算法(minimum-cost maximum-flow network algorithm)與整數和線性規劃(integer and linear programming)等方法，我們可以得到最佳的全域繞線結果。此外，在全域繞線網路中，我們也額外考慮了繞線擁擠度的問題，所以在細部繞線階段，我們可以產生一個百分之百可繞的繞線順序進而完成繞線。 在關於晶片與封裝共同設計方面，晶片和封裝之間的輸入/輸出訊號繞線 列表會與封裝佈局同時產生。因此，繞線總長度得以縮減。另外在封裝與印刷電路板共同設計中，我們保留了晶片與印刷電路板的繞線資訊來改善繞線完成度。當考慮晶片、封裝與印刷電路板共同設計時，由於擁有極大的設計彈性，除了封裝與印刷電路板的繞線需求外，我們可以額外考慮輸入/輸出訊號的規劃以及封裝的擺置。基於這些優點，設計的成本可以在早期階段就被刪減。我們也更可以縮短總繞線長與提高繞線完成度。 實驗結果皆是基於工業界的測試檔並且展現出我們的繞線演算法可以達到百分之百的繞線完成度、最佳的全域繞線總長度並且滿足所有的設計需求。即使是跟近年來的相關研究相比，我們的繞線演算法依然可以在合理的運算時間下得到較佳的結果。

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適用於三維晶片內網路之熱管理機制

本論文將研究三維晶片內網路(3D Network-on-Chip)中的溫度議題。隨著製程演進，晶片內網路成為多核心平台晶片內通訊的常用架構。而結合三維積體電路技術後，三維晶片內網路更具有高整合密度、提升網路頻寬、降低連線延遲與功耗等好處。但當晶片內網路建置在三維積體電路環境時，溫度問題將會比二維晶片內網路更加嚴重。三維積體電路在相同面積下將堆疊數倍的晶粒，因此將造成功率密度急遽增加與各層散熱能力不同等問題。此外，在三維積體電路系統中，網路所造成的溫度跟處理器所造成的溫度皆是造成晶片溫度上升的主要來源。因此晶片內網路所造成的溫度是不可忽視的。傳統在二維晶片內網路之熱處理機制若直接延伸至三維晶片內網路的環境中會造成熱流過小而無法順利運作。在本論文中，我們提出了一個「交通感知向下路由演算法(Traffic-aware downward routing algorithm)」，其考量了三維積體電路之異質散熱特性，使空間溫度平衡，在一般情況下不影響效能並降低網路溫度。因此在溫度限制下，向下路由演算法將比傳統路由演算法提供更加的網路效能。另外，我們提出了一個「溫度感知垂直節流技術(Thermal-aware vertical throttling technique)」，其對晶片內網路之溫度監測，在溫度過高時，藉由調整路由器之交通量，使熱點到熱沉間形成散熱路徑，能夠及時把熱點降溫，使時間上溫度平衡並防止溫度過高所導致之網路有效性(availability)下降。我們的實驗結果顯示，向下路由演算法在一般溫度限制下，可以使得網路最大吞吐率(throughput)提升12%。而網路在沒有垂直節流技術下，有效性將嚴重下降。若具有垂直節流技術，在一般溫度限制下，可以使得網路有效接受封包率(available received packet rate)維持在至少60%。因此，對於三維晶片內網路，我們的技術可以達到在一般情況下不影響效能並降溫，且在溫度過高時予以控制，維持系統有效性。

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考慮針腳減免及交叉污染迴避的數位微流體生物晶片設計方法

數位微流體生物晶片(digital microfluidic biochips) 新近興起為實驗室流程之熱門替代選擇。當實務應用在高度整合的生物晶片上傳輸及操作多種相異的液滴時，兩個關鍵的設計考量分別為針腳減免及交叉污染迴避。 關於針腳減免，既有文獻多採用後置加工的方式，基於初始擺置以及液滴傳輸路徑結果，對相容電極進行針腳共用；然而，此類共用演算法的品質無可避免地受限於其初始擺置以及液滴傳輸路徑結果。在本論文中我們針對針腳受限之生物晶片呈現了一個全面的設計流程用以解決針腳數量的問題。所提出的流程用以最佳化化驗所需時間以及所使用的針腳數目，共包含三個主要步驟：﹙一﹚考慮針腳數的階段指派、﹙二﹚考慮針腳數的設備指派、及﹙三﹚受導引的擺置、液滴傳輸及針腳指派。於階段指派及設備指派兩步驟，我們提供了整數線性規劃的模型以及有效的解空間限縮方式。實驗結果展示我的演算法的效率，且相較於既有文獻的方法有效減少了55-57%之針腳數。 關於交叉污染迴避，在此論文我們也提供了第一個針對針腳受限生物晶片上交叉污染問題的自動化設計流程。我們指認了交叉污染迴避所渴望的性質並對這此性質下所可能發生的交叉污染進行分類。為了解決這些類別的交叉污染，我們提出了﹙一﹚最小化傳輸路徑交錯之擺置、液滴傳輸演算法，及﹙二﹚清洗液滴的調度及傳輸方法。此方法只需一個額外控制針腳且對目前設計中不影響化驗所需時間。對於實務應用的實驗亦驗證了我們演算法的有效性及可擴性。

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Abbe-PCA:使用主成分分析於Abbe’s kernel 所產生的全新快速微影成像模擬方法

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零電壓切換之準諧振返馳式轉換器分析與設計

在隔離型電源轉換器中，返馳式轉換器由於具有電路架構簡單、低成本和較少的元件數目之特性，因此廣泛地使用在低功率電子產品上。而一種可實現柔性切換技術的，即是零電壓切換準諧振返馳式轉換器，它和傳統的返馳式轉換器相比擁有許多優點，但仍保有返馳式轉換器的長處。在本論文中，將詳細探討操作在臨界導通模式之零電壓切換準諧振返馳式轉換器的運作。此外，還提出設計功率級電路和控制迴路的設計步驟。最後，將實作一額定功率為80瓦的零電壓切換準諧振返馳式轉換器來驗證理論的分析。

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使用倒傳遞類神經網路自動合成IPD製程上之微波頻電感

本篇論文提出利用倒傳遞類神經網路自動合成出使用者需要的微波頻電感。由於RF被動電路設計過程中，電感在眾多被動元件中影響整體效能最多的，而電感的設計往往也是最耗時最難處理的部份。 為了解決以上的問題，我們利用類神經網路提出了一套自動化合成電感的方法，由於類神經網路具有良好的預測能力，能夠由電感尺寸精確估算電感值及品質因素。根據模擬或量測的資料，作為倒傳遞類神經網路學習的依據，可以訓練出精確且計算快速的類神經模型，利用這些類神經模型可以加快電感設計的時程，依使用者的需求自動合成出矩形螺旋電感，同時保有電磁模擬軟體的準確性。