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使用非晶矽薄膜電晶體技術之類比積體電路設計與實作

傳統上，非晶矽薄膜電晶體主要應用於實現顯示面版，而不包括液晶螢幕的驅動電路。近年來，隨著system on glass (SOG)的概念提出，一些類比電路已經被整合到玻璃基板上。本篇論文，為了展示非晶矽薄膜電晶體製程在類比積體電路上的潛力，一個新穎的設計技巧被提出，其可減輕來自此半導體本身的限制。在第三章中，提出一個使用增益放大的技巧之新穎的運算放大器，因此低頻的增益可以有效的提升，並且幫助非晶矽薄膜電晶體的高等類比電路之實現。在第四章中，以第三章所提出的運算放大器為基礎，實現一個電阻串列數位類比轉換器於非晶矽薄膜電晶體製程中，同時此數位類比轉換器可更進一步應用於薄膜電晶體液晶螢幕中的資料線驅動電路。在第五章中，利用第三章中的完全差動放大器，開發了一個完全整合於玻璃基板上的觸控面版，其可以降低系統的成本，並使系統更精巧。

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內插式可變區間之超取樣資料與時脈回復電路

資料與時脈回復電路是接收機的一部分，且在一個通訊系統中扮演很重要的角色。由於傳輸通道的頻寬是有限的，嚴重的抖動因此產生。一個有高抖動容忍的資料與時脈回復電路可以提供高準確性的資料，但大抖動與不對稱的抖動會降低其容忍度。使用超取樣時脈的資料與時脈回復電路可以減緩以上所提的問題，產生較佳的抖動容忍度與較低的錯誤位元率。 　　幾分之一速率的超取樣的資料與時脈電路被應用在考量速度和雜訊容忍度。一個四分之一的三倍超取樣資料與時脈電路被提出，它的超取樣時脈之間的距離會根據輸入的資料眼圖而變。結果，此資料與時脈回復電路的抖動容忍度比固定取樣時脈之間距離的資料與時脈回復電路的好。此篇論文提出一個時脈產生的改良方法，其好處有：減輕電壓控制振盪器的延遲單元級數限制，最大的抖動量限制，以及延遲單元使用種類限制。此資料與時脈回復電路設計在0.18微米的互補式半氧電晶體的製程下，目標是符合光纖通道的規範。當資料速率為5千兆位元，模擬的資料峰對峰值抖動為22微微米。當資料速率為4.25千兆位元，量測的資料峰對峰值與資料均方根值抖動分別為76.67微微米與9.07微微米。此晶片耗掉0.74*0.84微米平方的面積，量測時消耗大約170毫瓦的功率，包含輸出級。

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應用於3D-IC並使用垂直耦合電感之晶片間的高速無線連接

本篇論文提出一個使用了耦合電感於三維積體電路的晶片間連接。跟電容耦合相比，電感耦合的連接有比較遠的通訊距離，我設計的距離是15 微米。較長的通訊距離意味著有較能抵抗製程上對不準的現象，而且我們使用交錯式的電感可以更進一步的克服這個問題。我們使用振幅偏移調變技術來達到信號完整的傳送。發射器包含鎖相迴路作為本地震盪器並使用電晶體開關作為被動混波器，接收器則包含了整流器來解調訊號並使用限制器放大訊號。本連接方法操作在6Gbps 時能達到4.08pJ/bit 能量效率。此無線連接使用台灣積體電路公司0.18 微米製程來驗證此電路架構。

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影像編解碼與可調式視訊應用之架構與演算法設計

感測器、顯示裝置、通訊系統、運算引擎隨著半導體製程的演進而快速發展，伴隨著影像與視訊標準的進步，使得影像與視訊應用無所不 在的融入了我們的日常生活中。高壓縮率影像與視訊標準以及高畫面品質的要求隨著多媒體應用發展也越來越重要，高畫質、高壓縮率、低運算量以及低生產成本成為消費性電子產品應用的重要指標，而這些要求通常需要好的演算法與硬體架構設計來做畫面品質、運算資源及資料產出量之間的取捨。因此，有效率的演算法與硬體架構設計技術發展可以促進多媒體新技術與新應用的演進。在本篇論文中，我們主要分為兩部分的研究：從硬體架構層面來研究新影像標準實現以及從演算法層面進行可調式視訊應用研究。 在論文的第一部分針對JPEG XR 編碼提出了系統分析以及單晶片編碼器的硬體架構。我們實現了可支援4：4：4 無失真/失真功能設計，且能夠即時的處理1920×1080p 的編碼器單晶片，在此設計中，模組間的時間排程與管線化作了有效的設計，我們用了內部記憶體來避免大量外部記憶體存取的動作，另外，為了最佳化與充分的利用矽晶圓的單位面積，我們提出資料重複技術來解決模組間存取資料範圍不同的問題，而在最高運算量且資料相依性最高的熵編碼模組，我們分析資料前後相關性並使用次管線排程的方式來增加執行速度與資料產出量，我們也提出多產出率處理架構來減少熵模組處理時間。藉由提出的系統排程、高度的平行化、演算法最佳化、以及模組管線化等技術，我們實作的面積9.61mm2 JPEG XR 編碼晶片能夠達到1 億8800 萬像素/秒的運算能力，此晶片採用0.18um 製程。本晶片為目前文獻上第一個JPEG XR 單晶片編碼器設計。 在本論文第二部份研究中，我們針對可調式視訊應用不同的考量點提出相關的演算法設計。在異質性網路中做視訊傳輸時會遇到各式各樣 不同規格的應用需求，這是由於使用者端有各種不同使用設備的限制或是不同使用者有其不同的使用習慣，在這種情況下，傳統的單一維度可調式方法已經無法滿足這樣的應用需求，視訊串流需要更多不同可調維度如空間、時間與清晰度同時組合的彈性來達到可調式視訊應用需求，但是彈性越大，要找到符合使用者主觀使用特性的視訊串流就越困難，在論文此部份我們提出一個多維度可調式視訊串流的選擇方法，在此方法中，我們提出一個客觀性推衍模型來當作多維度可調式視訊串流選擇模型，此模型在多維度視訊應用中可以有效符合使用者於各個維度上的主觀使用特性偏好。另外，我們提出軟決定的方法來克服使用者於多維度視訊應用中的使用者不確定因素，透過我們提出的方法，在多維度可調式視訊應用中，我們提出的方法可以有效將使用者主觀使用特性符合率由75%提高至94%，而且我們的演算法都是在壓縮串流上做運算，因此不會有太多額外的運算。 在即時可調式視訊串流應用中，如何解決有傳輸上的錯誤也是非常重要的問題，在此部份我們提出一個不用改變現行標準架構的應用層視訊標頭保護方法，此方法可以運用於各個影像與視訊標準中，也由於我們是在應用層中做此設計，我們提出的方法也可以實現於各種網路傳輸環境，此外，我們設計上也考慮了傳輸通道的情況並提供減少傳輸編解碼保護位元數的方法，透過提出的演算法，在實際傳輸網路上的視訊串流畫質將可明顯優於傳統傳輸方法。 總而言之，我們提出的技術能夠實現在許多生活應用與實際系統中，我們由衷地希望我們的研究成果能對人類日常生活的多媒體應用上帶來貢獻。

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同時調整標準單元設計的元件尺寸及臨界電壓之演算法

電路最佳化在高效能以及低功率消耗積體電路設計中是非常重要的一個步驟。它對於電路最終的時序、功率消耗以及面積有相當大的影響。在標準單元設計中，元件尺寸及臨界電壓最佳化非常適合用來達成電路設計者對於時序及功率消耗的要求。雖然已經有很多元件尺寸最佳化的方法被提出來，但是大部分的方法都假設元件尺寸是連續的變數，也就是說元件尺寸可以是一個限制在某個範圍內的任意值。然而，在實際的標準單元庫中，可以選擇的元件尺寸大小以及臨界電壓都是非常有限的，使得先求出連續解再用逼近法近似的方法經常導致電路違反時序要求。因此，我們提出一個新的演算法可以直接處理離散的元件尺寸以及臨界電壓。我們把這個問題轉成一個數學規劃問題，最佳化目標為電路的功率消耗，並且能滿足時序的要求。利用拉格朗日鬆弛法，這個數學規劃問題可以被大幅的簡化。然後再利用我們提出的啟發式演算法解決這個問題。實驗結果顯示，比起用連續的方法求解再逼近，我們提出的方法平均可以降低35.5％的漏電功率消耗以及9.1％的總功率消耗，而執行速度能快55倍。

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多晶矽薄膜電晶體之偏壓溫度不穩定性、應變及記憶體效應研究

本文係研究多晶矽薄膜電晶體之穩定性、應變及記憶體效應。首先，本文研究多晶矽薄膜電晶體的直流偏壓溫度不穩定性，並針對P型及N型多晶矽薄膜電晶體，分別研究其正偏壓及負偏壓溫度不穩定性。施加正偏壓於P型電晶體及負偏壓於N型電晶體時，因為沿著元件寬度方向的邊際電晶體之氧化層厚度較薄，在施加偏壓後有較多的載子可以藉由F-N穿隧效應被捕獲於氧化層中，因此在電晶體的次臨限區域會發生嚴重的駝峰效應。 　　施加負偏壓於P型電晶體時，因表面的施體缺陷造成臨限電壓往負方向移動。表面缺陷是因為電洞和矽-氫鍵結的化學反應產生。此一反應在高電場及高溫時特別顯著。施加正偏壓於N型電晶體時，因為氧化層的缺陷而造成臨限電壓往正方向移動。當施加偏壓小於20伏特時，F-N穿隧效應較重要而臨限電壓偏移隨時間增加而增加。而當施加偏壓大於25伏特時，F-P發散效應較重要，故臨限電壓偏移隨時間增加而減少。 　　因為多晶矽薄膜電晶體在面板的驅動電路中受到高頻的交流電壓操作，因此本文探討多晶矽薄膜電晶體之交流偏壓溫度不穩定性。當薄膜電晶體的閘極電壓瞬間由反轉或是空乏狀態切換到累積狀態時，因為通道中無法立即產生累積載子，故通道與源極和汲極的電壓差增加，並產生衝擊游離而發生嚴重的劣化。 　　在N型電晶體的交流偏壓操作下，晶粒邊界的能障高度變大而造成電流大幅下降。而P型電晶體在交流偏壓操作下，電流會隨時間先上升再下降。電流的上升是因為衝擊游離造成的通道長度縮短。隨著時間增加，晶粒邊界的能障高度變大而造成電流下降。此交流偏壓溫度不穩定性在短通道元件或是閘極偏壓較大時特別嚴重，此一結果證明交流偏壓將在元件特性及穩定性中有所取捨。 　　應變矽技術是目前CMOS業界中最常使用的技術，可大幅提升N型及P型電晶體的遷移率。但應變矽技術是否可用於多晶矽薄膜電晶體產業，仍缺乏完整的分析。本文中探討不同通道方向的拉伸應力對遷移率的關係。因為多晶矽大部分的晶粒為(111)方向，故對N型電晶體施加沿通道方向的單軸拉伸應力，電子遷移率因有效質量的減少而提高。但若施加垂直通道的單軸拉伸應力，則遷移率會降低。若施加雙軸向的拉伸應力時，因為(111)方向電子的能谷為6-fold 對稱，故有效質量不變而電子遷移率不變。應用此一結果將可進一步提高顯示器產業中薄膜電晶體的驅動能力。 　　目前的顯示器產業中，因為多晶矽薄膜電晶體的遷移率遠大於非晶矽薄膜電晶體，故除了在面板的畫素中當作開關使用，亦可以在面板上實踐許多不同功能的電路，例如數位類比轉換器等。在未來的面板上系統中，中央處理器、記憶體、 及控制器將整合在單一面板當中。在本論文中，藉由調變多晶矽薄膜電晶體中晶粒邊界能障的大小，實踐了一個非揮發性的無電容記憶體。此記憶體係使用目前多晶矽薄膜電晶體的製程製造，完全不需多餘的製程步驟，並且具有非揮發性、低讀取功率損耗等優點穩故此記憶體將有助於未來面板產業的應用。

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應用放大器共享技巧並輔以分割背景數位校正之十位元五千萬赫茲管線式類比數位轉換器

管線式類比數位轉換器已被廣泛地使用在中解析度且高速的應用中。本論文中提出一個以「分割」類比數位轉換器為基礎的背景數位校正技術，用以修正管線式類比數位轉換器中的線性誤差，這使得結構簡單、低增益的運算放大器可以被使用在轉換級中。所設計的類比數位轉換器，其原始數位碼輸出的SNDR與SFDR 表現僅有35.3 dB與37.3 dBFS。隨著相關的線性誤差由提出的校正技術以可適性方式移除，其SNDR與SFDR提昇至55.2 dB與67.0 dBFS的水準。此外，在五千萬赫茲轉換速率下，所提出的校正系統收斂耗時少於十毫秒，與先前文獻相比，有著大幅的改善。 採用0.35微米CMOS製程製作，此「分割」管線式類比數位轉換器核心面積為1.64平方毫米。運算放大器共享技巧的引入，在三伏供應電壓、五千萬赫茲轉換速率下，將核心消耗的功率降低至四十五毫瓦。在本論文的最後，發展出一個結合線性逼近與「分割」概念的非線性校正技術，用以增進使用開路放大器建構的管線式類比數位轉換器之解析度。

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適用於IEEE802.11n通訊標準之可重組態奇異值分解引擎

隨著無線區域網路應用的普及，使用者對於頻寬的需求越來越高，現存無線區域網路(WLAN)規格所能提供的傳輸速率漸漸不敷使用，而IEEE 802.11n的主要目的是制定一個新的WLAN標準以提供更高的傳輸速率，以便滿足現在及未來的頻寬需求。而此標準和其它WLAN規格最大的不同即是採用正交分頻多工(OFDM)技術以及多輸入多輸出(MIMO)技術的結合，使得傳輸速率能夠大幅的提升。 在MIMO無線通訊環境中，傳送端的每一個天線所傳送的信號會經由多個路徑傳輸，所以接收端的每一個天線除了接收到所想要的信號外，還會接收到其它傳送訊號的干擾。因此，如何有效消除天線之間的相互干擾為MIMO系統中非常重要的議題。經由消息理論(Information Theory)已證明出奇異值分解(Singular Value Decomposition, SVD)是實現MIMO系統的最佳方法。利用SVD技術，原本天線間受到相互干擾的通道環境可等效成數個完全獨立的通道傳輸，使系統擁有更高吞吐量(Throughput)、降低資料錯誤率、有效抗多路徑干擾，並且能夠有效解決通道不良狀況的問題。因此，SVD技術在MIMO系統中扮演著相當重要的角色，而IEEE 802.11n也將此技術納入在標準之中。 本作品的目標是在支援IEEE 802.11n通訊系統之下，我們提出一套完整的SVD演算法及硬體架構設計，其所具備特性如下：(1)可重組化：在IEEE 802.11n通訊標準裡，傳送端及接收端的天線數可以有所不同，傳送或接收天線數最多為4個，對於不同的通道情形常會使用不同的傳收天線配對數，一共有16種模式，所提出的可適性SVD演算法可同時支援這16種模式並且在硬體架構設計上達到可重組化的目的。 (2)快速收歛：所提出的演算法可在不失精準度的要求下來達到快速奇異值分解，可使系統達到更高的吞吐量。(3)提早結束：利用提早結束的機制來減少運算單元的閒置時間且提高其硬體使用率，降低系統延遲。 (4)資料交錯交織：在IEEE 802.11系統中有數十個以上的子頻帶，每個子頻帶有屬於自己的通道，所以每個子頻帶都需要做SVD的運算，因此所提出的SVD架構設計利用資料交錯交織技巧可同時針對16個通道作奇異值分解，以達到高硬體效益的目的。 因應上述的特性，在此論文中，一個適用於IEEE 802.11n通訊標準的可重組化之奇異值分解引擎設計被提出來，並且實作在一顆以90nm CMOS製程核心面積大小為2.17 mm2的晶片上，最高頻率可操作在100 MHz。

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大電流脈衝之雷射二極體驅動電路之研究

本論文在研究大電流雷射二極體驅動電路，其功用在於利用電路產生一極短之脈衝電流以驅動所提供之雷射二極體，並期望藉由使整體架構積體電路化，將來可應用於可攜式電子產品當中。此驅動電路之架構由史密特觸發器、相位不重疊時脈產生器及輸出驅動電路來感應並驅動外部離散電路。 首先參考各式雷射二極體驅動電路主要架構，在比較其優劣之後建構一適當之架構當作驅動雷射二極體之外部離散電路，並以此一架構進行驅動此電路的內部晶片設計，且藉由相同概念之下發展出另一簡單有效之控制電路。 在充分瞭解其電路工作原理後，將分別經過HSPICE軟體模擬、布局和實際晶片量測分析。

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可撓式薄膜電晶體數位電路靜態時序分析

薄膜電晶體有越來越多的應用在大面積、軟性電子電路以及可印刷式電子電路上。而在軟性電子電路方面，由於軟性基板在經過不同方向的撓曲後，會造成軟性電子電路的電器特性受到改變，尤其是電路的mobility將會嚴重的變化，進而造成電路無法正常工作，所以撓曲對軟性電子電路是一個非常重要且值得探討的課題。這個研究提出了一套軟性電子電路上的電子自動化軟體，針對軟性電子電路之靜態時序分析(STAF)，STAF的目的為分析軟性電子電路經過撓曲後的電器特性改變。而在STAF的分析ISCAS’89電路的模擬結果顯示，最大的最長路徑延遲(longest path delay)再經過撓曲後的增加量多出原先32%，而在最大的最短路徑延遲(shortest path delay)再經過撓曲後的減少量少於原先9%。最後我們使用四種類似熱量曲線的地圖去顯示出STAF的分析結果，而這四種地圖可以幫助設計者針對地圖上所標示的對於撓曲最敏感的區域去做電路設計上的修正，用以達到在撓曲的情況下的高可靠性設計。目前為止據我們所知，STAF是第一套針對軟性電子電路的電子自動化軟體。