中正大學資訊工程學系學位論文
國立中正大學,正常發行
選擇卷期
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近年由於網路的便捷使得龐大的多媒體與網路資源可以很容易的被利用，使個人電腦以及大型主機伺服器內部儲存裝置容量需求越來越大，需處理的資料量也逐漸增加，不論是大型伺服器或是個人電腦所消耗的電力能源也逐年的增加，隨著運算與儲存資料大量上升，高效能的儲存與綠能省電觀念也逐漸被重視。 本篇論文中，我們針對電能消耗對PCM做深入的探討，雖然PCM在讀與寫的動態電能消耗都比DRAM來得少而且在洩漏功率上也比DRAM低，所以PCM可以節省比DRAM還要多的電能消耗，除此之外PCM在寫入資料的時候還會有兩種耗電不同的狀態:set跟reset，我們除了可以藉由控制兩種狀態的數量，還可以運用PCM寫入耗能比讀取多的特性來達到進一步的省電。我們將提出三個方法降低PCM耗電量，包含兩種硬體方式與一種軟體方式。1)控制PCM的set與reset數量，也就是寫入排程(write schedule);2)安排讀寫指令的順序，即讀取優先(read priority);3)運用編譯器迴圈優化的觀念減少寫入次數直接減少寫入時所消耗的電量，我們稱為迴圈優化(loop optimize)，前兩項方法為硬體而後者則屬於軟體。與未使用方法的PCM模組做比較約可省下55.02%的電量。
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隨著硬體可程式化與軟體可合成電路的技術演進，可重組式計算已慢慢打破硬體與軟體之間的分野，諸如軟硬體協同設計等應用，皆因可重組式計算而蒙受其益。然而，當設計者想使用這樣的技術來設計及加速其應用時，缺少標準化與方便的平台成了此技術的瓶頸。因此本篇論文提出一個全新的動態可重組式系統(DPRS)框架，此框架針對應用程式加速而生，由基礎結構、作業系統及使用者程式這三個層面的設計組成。其中的基礎結構包含了可重組式模組序列器(RMS)與硬體可中斷式封套(HPW)的設計，可重組式模組序列器具備了程序網路控制型架構(PNA)與資料序列式架構(SDA)二者的優點，而硬體可中斷式封套則提供硬體具備中斷的能力。在作業系統方面則提出軟硬體工作切換機制(Task Relocation)與鏈式作業系統(CPOS)，透過讓軟硬體工作可彼此切換的機制，讓系統的資源使用更靈活，而鏈式程式作業系統則負責管理系統中鏈式程式的執行，而這鏈式程式也是此框架可以加速的主要對向。最後的使用者程式層，則設計一個鏈資料庫，提供設計者產生鏈式程式。 為了證明所提出的框架有其效用，首先針對可重組式模組序列器做實驗，實驗結果顯示與程序網路控制型架構的比較下，有效減少70.59%中央處理器的傳輸負擔，而此架構相對於資料序列式架構也較為靈活，符合架構設計的出發點。而硬體可中斷式封套雖然是以硬體電路的空間設計換來可中斷的能力，但以計算複雜度較高的DES加密電路來看，也僅增加了70個FF與LUT，不會佔用太多的硬體資源。而軟硬體工作切換機制的實驗，也顯示DES加密從軟體執行切換到硬體執行時，減少了13.9%的時間消耗，從硬體切換到軟體也減少了12.1%。而在鏈式程式作業系統中的排程實驗，也顯示了這機制的提供減少了原來59.71%的時間消耗。
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全景影像是現在智慧影像系統當中非常熱門的應用，包含了像是智慧型手機、街景系統、監視系統和行車紀錄器等。在現今這些應用皆因為全景影像接合的計算複雜度太高所以只能作到靜態影像接合出單張的全景影像而無法處理連續即時影像。同時現有的接合演算法大多只有使用軟體實現且不適用於連續影像的接合。 因此本篇博士論文提出了一個全景影像記錄系統晶片的架構來應用於智慧影像系統。本系統晶片提出了一個低複雜度的多鏡頭影像接合演算法來產生全景視角的影像，包含了360度全景影像或是寬景影像，並同時支援一個優化魚眼廣角鏡頭的影像校正。而在影像錄製方面，本系統晶片提出了一個低位元速率且有效節省頻寬之H.264視訊編碼器來壓縮所產生出來的全景影像，並可適用於大資料量錄製或是遠端即時網路傳輸。使用所提出的視訊接合演算法，使用者可以自動接合數個來源影像成一個全景影像，即使是來源影像有魚眼變形、不同色調、不同旋轉拍攝角度或是不同焦距，皆可以處理。而在整個系統晶片中我們提出了一些優化演算法使其可以即時接合視訊並透過H.264視訊編碼器來壓縮。首先，我們提出了基於特徵點的影像前調色作法來消除從不同鏡頭進來的來源影像色差。由於使用基於特徵點的演算法，我們可以相較於整張影像作直方圖統計來調色有效節省80%的計算複雜度。再來，我們提出一個在全景影像視訊中的動態接縫調整演算法。使用此調整演算法可以有效在連續影像接合中避開移動物件。接著在H.264視訊壓縮中，我們提出了一個雙階層快速MB skip模式壓縮演算法來節省原計算skip cost之SATD值。如果將所提出的MB skip演算法用於監視攝影系統上可以在固定QP以及相同PSNR下節省60%的位元速率。而在整個系統晶片架構上，我們提出一個多重矩陣轉換架構來同時支援魚眼鏡頭校正、影像接合以及360度全景投影，並可以藉由此架構來簡化接合流程並降低資料存取頻寬。再來，我們也提出了一個預先讀取的機制以及一個額外的暫存寫出空間並搭配MB-based的外部記憶體擺放方式來同時降低影像接合以及H.264視訊壓縮存取資料的頻寬來達到高解析度的即時全景影像應用。 本博士論文的系統晶片是用矽製程實作，在TSMC 40奈米製程下可擁有1180K gates以及27.06KB的SRAM。最後總而言之，本設計可以達到4-channel HD1080的即時全景接合以及H.264 HD1080的即時視訊壓縮。因此本系統晶片可以啟發未來多種全景影像的應用在各種智慧影像系統當中。
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NVIDIA推出CUDA(Compute Unified Device Architecture) ，CUDA是個平行運算架構，利用強大的GPU作資料平行運算，此架構大幅提升運算效能，採用比較容易掌握的類C語言開發，開發者必須了解GPU架構和平行演算法設計，發揮GPU的強大效能。 在實際應用上例如科學上的流體力學、氣象預測、分析地震、基因工程等，此類計算都是需要超大量運算能力的稀疏矩陣運算。此時利用GPU多核心的特性，來進行高效能的平行運算是非常適合的，然而目前在CUDA上並沒有具備如此的稀疏矩陣函式庫來輔助開發者撰寫平行程式以縮短開發應用程式的時程，於是如何在CUDA架構上研發出高效能、友善使用方式的稀疏矩陣函式庫，是一項相當實用的技術。
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自從第一個電子產品被創造後，半導體技術就以令人難以置信的速度在進步，然而類比電路佈局自動化相較於數位電路佈局自動化仍然處於起步階段，為了縮短類比電路佈局繞線的開發與設計周期，本論文加入佈局工程師的專業知識增進自動化佈局繞線的效能。 本論文提出在繞線時，採用計算雜散電容做為成本函數(Cost Function)，並對交點(Interconnection)與折角(bend)做優化。根據電路分析達成匹配條件(Matching Constraints)，以確保類比電路的效能。另外也限制了繞線必須嚴格對稱。 在自動化擺放部分則延續實驗室於2011年的實驗成果[1]，並對其進行程式最佳化、擺放的對稱性修正與製程轉移(350nm → 180nm)。 本論文在增益(Gain)上可以完全達到電路設計規格，產生出的結果能直接通過DRC、LVS驗證，有效的縮短電路設計週期，並在直角斯坦納樹(Rectilinear Steiner tree)提出改善方法，加入的元件旋轉能使[1]的面積更為縮小。 關鍵字：類比電路繞線、對稱匹配、電容匹配。
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有感於目前電子商務的市場被各大公司提供的電子商務平台服務所壟斷，欲從事網路商品交易的使用者只能任憑其剝削，所以我們希望能夠實作出一套系統來解決這個困境。我們希望將來使用者能夠透過這套系統在網路上進行交易，藉此免除許多電子商務平台上的諸多不合理的待遇，並且希望這套平台可以釋放出更多現階段不存在或不活躍的交易型態來擴大電子商務市場的規模，讓更多人可以參與其中。 在這篇論文裡頭我們提出了一套預期能夠達到上述目標的系統，並且自行實作或應用已經存在的開放原始碼的軟體來完成了許多重要的功能。
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矩陣運算不管是在數學運算或者是圖形處理等地方都佔有了很重要的地位，因此如何快速的處理矩陣運算成了一個很重要的課題。稀疏矩陣視為現今科學與工程領域中經常出現的大型矩陣，這類的矩陣有個特性，就是大部份的元素皆為零，也因為這個特性導致在運算時有許多多餘的運算。 為了使得這類型的運算能有快速的運算能力，我們建立了稀疏矩陣專用的library，參考fortran2003的函式庫，在現今擁有最高速平行運算能力的GPU上利用CUDA執行，並利用我們提出的五個針對GPU上的優化方法來達到高效能的表現。 關鍵詞：稀疏矩陣、平行運算、函式庫
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由於Clock Tree Buffers本身的非對稱充、放電時間影響，當晶片上輸入各模組的時脈信號在穿越 Clock Tree 上串接的 Clock Buffers時，其責任週期將受到破壞。然而，對於高速資料傳輸電路來說，例如：雙倍資料率同步動態隨機存取記憶體 (DDR SDRAM) 與雙重取樣類比數位轉換器 (ADC) 等，它們透過參考時脈信號的正、負緣來取樣資料。參考時脈信號的責任週期誤差將導致這些電路不正常地工作。因此，我們必須在系統晶片 (SoC) 內加上責任週期校正電路 (DCC) ，將被破壞的時脈信號之責任週期校正回百分之五十。 隨著節能意識的抬頭，設計出一個低功率消耗的電子產品是必要的。根據電晶體的動態功率消耗公式，P=C(V^2)f，如果我們將供給電壓減為原本的二分之一，我們將可以節省百分之七十五的功率消耗。然而，在接近臨界電壓的工作電壓下，電晶體的充、放電速度將變得更緩慢。因此，邏輯閘本身的延遲時間也將變得更長，連帶影響整體電路的表現成果。 因此，本論文提出一個能工作在兩種電壓之下並具有非對稱製程漂移影響容忍度之低功耗延遲線重複利用全數位責任週期校正電路 (ADDCC) 並以90奈米製程標準元件庫實現。除此之外，本論文所提出之ADDCC具有以下特色：快速鎖定、低晶片面積使用率、低功耗及高校正準度的特色，適合應用在低功耗考量的裝置中。 關鍵詞：全數位責任週期校正電路、重複利用半週期延遲線、時間對數位轉換器、非對稱製程漂移容忍度。
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HASH(0x21b82860)
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近幾年來，智慧型手機已變得非常普遍，幾乎每個人都會有一台，而它所搭載的Google Android 系統可以讓使用者透過安裝第三方的軟體來擴充手機的功能。Google Android 是一個開放式的系統，它可以讓每個人自行開發自製的軟體到智慧型手機上，並且分享給其他人使用。但是，手機裡儲存的個人隱私資訊也因此變成駭客們的目標了。在先前的許多研究中，也有發現說Android Malware 會在使用者不知情的狀況下，竊取手機裡的個人隱私資訊。因此，本篇論文的主要研究目的是希望以靜態分析的方式，抓取出包含有相同類型惡意功能的Android Malware。其主要的研究方法為，將Control Flow Graph(CFG) 的技術應用至分析上，並使用Levenshtein Distance 演算法進行fingerprint 相似度的比對。同時，也使用Jarcard 演算法進行惡意行為類型的比對以及計算指令數的相似度，藉以提高辨識的準確率。在實驗部分，我們使用543 隻已知的Android Malware當作training data，同時也使用1804 隻從Google Play 平台上載下來的app，以及4258 隻較近期的Android Malware 來驗證。從實驗結果可以得知，我們的研究方法可以藉由少量的traing sample 成功抓取到其餘同類型的Android Malware，而對於較近期的Android Malware 則是有約20.5%的辨識率，不過對於從Google Play 平台上抓取到的免費app 還是有約8.5% 的可疑辨識率。