中央大學電機工程學系學位論文
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本篇論文提出改良型的前編碼技術，適用於 8x8多使用者多輸入多輸出系統，並且完成硬體設計。此無線通訊系統傳送機以及接收機星座圖對應支援到16QAM，而多輸入多輸出系統則是可以支援傳送端和接收端各8根天線。我們利用回傳的通道資訊來實現前編碼技術，並且為了善用多使用者多輸入輸出(MU-MIMO)中訊號多樣性的特性(Spatial diversity)，我們捨棄了傳統的前編碼技術，改用了區塊性的前編碼技術，其中包括使用QR分解(QR decomposition)技術來消去多重存取干擾(multiple access interference, MAI)，並且搭配區塊性THP (block-Tomlinson-Harashima precoding )將餘數索引(modulo index)分解以及消去剩餘的符際干擾(inter symbol interference, ISI)，而我們也提出區塊性的排序方法來平衡各個使用者中的對角線的能量分布，最後，改良過後的球面解碼器不僅僅增加在區塊性前編碼系統之解碼效能，在複雜度上面也跟傳統解碼器相同。 在硬體實作方面，我們採用管線式架構來達到高吞吐量的目的，並且以相同的4x4 Sorted QR硬體架構，堆疊出8x8 Sorted QR硬體，並且提供逐層排序、逐區塊排序的功能。並且設計反向輸入的硬體架構，使同樣的硬體能更有效率的應用。在硬體實現上面，我們採用Givens Rotation演算法，並且以CORDIC實現。最後我們將設計實作，整體gate count 是1098 K，面積則是2605um*2605um，吞吐量則可以達到9.46MQRD/s，並且可以支援多層排序或者區塊排序等多種模式。
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因為互補式金氧半導體(CMOS)製程技術的進步，滿足了低功耗與高整合度的需求，適用於多頻帶射頻（RF）收發器設計。CMOS射頻收發器已被廣泛應用於消費性產品和無線通訊系統。現今，節能設計機制在CMOS射頻收發器的設計需求變得非常重要，相關研究議題如下：第一、射頻收發器各子電路為了實現低功耗和低電壓的設計需求，其電路將會面臨架構創新的重要問題。隨著低耗電、低電壓需求，傳統的雙平衡式混波器(double-balanced mixer)電路為堆疊架構，將無法正常操作，必須選擇其他電路架構以滿足低電壓操作，例如折疊架構。第二、CMOS製程所提供被動元件損耗較大，將會增加功耗來維持電路效能。整合被動元件(integrated passive device: IPD)製程採用玻璃基板，適合用來實現低損耗被動元件，透過覆晶轉接(Flip-chip)來與CMOS主動元件整合，成為系統封裝SiP來實現高效能特性。第三、功率放大器大多操作在高輸出功率範圍，來驅動無線通訊發射器的天線。功率放大器操作在此範圍通常是非線性的，在輸出節點處會產生嚴重失真。通常，在線性功率控制上，採功率直接調降(power back-off)的方式以滿足線性度要求，基本上會降低功率增加效率(power added efficiency: PAE)。為了改善此現象，使用線性化技術以滿足線性度和PAE的要求。本篇論文主要聚焦在應用於5 GHz射頻電路之低電壓自偏壓式混頻器與高線性化功率放大器之設計與研製。在混波器方面，電路設計概念主要以低電壓操作之應用，並以高轉換增益(conversion gain)、良好線性度與較佳隔離度等方向作為設計目標。在功率放大器方面，電路設計概念主要使用後失真線性化技術(post-distortion)以提升線性輸出功率、效率與低誤差向量幅度等方向作為設計目標。 第二章提出一顆低電壓、低功率消耗操作之自偏壓式技術應用於交流耦合折疊開闢式混頻器(AC-couple folded switch mixer)並以台積電(Taiwan Semiconductor Manufacturing Company, tsmcTM)90奈米CMOS製程研製而成。在低供應電壓操作下，此混波器可以獲得良好的輸入三階截斷點(input third-intercept point: IIP3)及轉換增益。在供應電壓為0.7 V時，整體電路之最佳性能指數(Figure of Merit : FOM)經由計算可達到15.5。將此混波器與差動對低雜訊放大器、多相濾波器(poly-phase filter)組成一5-6 GHz射頻前端直接降頻接收器，在供應電壓為1 V操作下，實際量測後可獲得26 dB之轉換增益與2.7 dB之雜訊指數。隔離度與輸入三階截斷點分別為50 dB與-12 dBm。 第三章是介紹使用一整合被動元件(IPD)的薄膜製程來降低放大器的雜訊指數，目標為降低射頻前端接收機裡第一級低雜訊放大器的雜訊指數，以改善接收機靈敏度。利用覆晶(flip-chip)的封裝技術垂直整合了CMOS 0.18 m與IPD兩種製程技術，實現了一個CMOS與IPD製程之低雜訊放大器設計，相較於使用全積體化的低雜訊放大器，雜訊指數可以改善0.6 dB，整體電路之最佳性能指數可達到16.72。 第四章實現一阻抗轉換比為1:4 IPD figure 8 功率結合變壓器應用於CMOS之功率放大器，功率結合變壓器設計採用IPD製程來設計，達到高功率輸出特性。在放大器的偏壓電路選擇可適性偏壓，可達到增益延伸與提升線性度，且不會產生額外的功率消耗。此放大器可達飽和輸出功率28 dBm、最大功率增進效率(PAE)為25 %。相較於使用全積體化的CMOS變壓器相比，可提升輸出功率1.3 dB、PAE為6 %。 第五章提出一個使用後失真線性化技術的功率放大器，當開啟後失真線性化技術時，可以在1 dB壓縮點改善輸出功率，其1 dB壓縮點輸出功率與飽和輸出功率僅差0.2 dB。與未開啟後失真線性化技術時做比較，其放大器可以改善線性輸出功率2.3 dB。另外，在功率放大器裡的射頻扼流圈(RF choke)採用晶片級bondwire螺旋電感。在5GHz頻率，此電感的品質因數是32，比晶片型螺旋電感的品質因數高出3倍。應用於此線性化功率放大器可以分別改善1.6 dB輸出功率以及7.3 % PAE，最後在第六章做一個總結。
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在語音辨識系統中，梅爾倒頻譜係數(Mel frequency cepstral coefficients, MFCCs)為常用的特徵值參數，然而隨著MFCC被廣泛地應用，許多研究MFCC改良的方法也被提出，本論文針對三角帶通濾波器能量組進行權重調整，以粒子群演算法尋找濾波器組的最佳權重，演算法中以語料能量統計曲線與濾波器組包絡線曲線之差作為適應函數，使濾波器組更能符合人耳感受度，以提升辨識效果。由實驗結果得知，改良後的MFCC的辨識效果優於傳統MFCC，且其抗高頻雜訊能力也優於傳統MFCC。
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如何延長攜帶式電子產品的使用時間為一大重要議題，其中一種解決方式為增加電池之蓄電量，另一種方式為減少功率消耗、提高電源管理積體電路的功率轉換效率。切換式直流對直流穩壓器具有寬負載調節能力，適合應用於攜帶式電子產品之電力系統中，此外，數位控制之切換式穩壓器具有高度的設計彈性，系統參數可程式化修改，於不同製程下電路具有延伸性與重複使用的特質。 本論文所提出之數位控制電流模式降壓轉換器，其系統設計是建立於數學推導，並輔以行為模型加以驗證其正確性。基於功率級不足的相位邊限，系統中需要數位補償器來改善系統穩定度，數位之比例-積分-微分控制器即是用來增加功率級的相位邊限並擴大系統頻寬。比例-積分-微分控制器先於連續時域下設計，再利用雙線性轉換式得出離散時域之控制器，轉換後的相位與系統頻寬並無發生失真之現象。於控制迴路中，類比數位轉換器與數位脈衝寬度調變器的解析度需依據系統的需求來設計，以避免降壓轉換器的輸出發生極限循環振盪。可預測電流控制法則應用於此電流模式降壓轉換器中，結合電感電流與誤差電壓兩項資訊，有效調整控制訊號的工作週期，使降壓轉換器能調節出所需的直流電壓準位。 降壓轉換器中之延遲線類比數位轉換器，其概念是建立於時間-數位之轉換，此類比數位轉換器具有四位元解析度，最低有效位元為10毫伏特。比例-積分-微分控制器以查表法實現，可有效降低面積消耗。計數器-比較器架構之數位脈衝寬度調變器具有精確的工作週期調變能力，其解析度為8位元，時間解析度為3.9奈秒。數位電流感測器採用連續近似演算法，將電流感測與量化整合為一，具有4位元解析度，最低有效位元為93.2毫安培，電流感測範圍0-1.4安培。適應性停滯時間控制器具有快速的切換節點電壓偵測能力，可改善功率轉換效率並避免短路電流的發生。所提出的緩啟動電路可避免降壓轉換器於啟動時引起突發之大電流，進而保護元件免於損毀，此緩啟動電路可完整地整合至晶片中，無需外接元件。 本數位控制電流模式降壓轉換器是以0.18μm CMOS製程實現而成，晶片面積為2.66平方毫米。此降壓轉換器之輸入電壓範圍為2.3至4.4伏特，輸出電壓準位為1.8伏特，切換頻率為1百萬赫茲，負載電流範圍0-1安培。於500毫安培負載電流暫態下，產生之過衝或下衝電壓為230毫伏特，恢復時間為23微秒。線性調節度為9.5μV/mV，負載調節度為18μV/mA。最大功率轉換效率可達到92%。
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本論文主要在探討K頻段寬頻、低雜訊之低雜訊放大器設計方法，文中提出了三個實現寬頻、低功耗特性的電路設計。電路採用tsmc 0.18-μm CMOS及tsmc 90-nm CMOS兩種製程。 第一個電路設計為一個三級共源極串聯之寬頻低功耗低雜訊放大器，欲設計ㄧ個寬頻之低雜訊放大器，本電路將三級電晶體增益分別匹配在不同的中心頻率下，預期其整體頻寬能到寬頻設計，由於此電路操作於高頻頻率，電晶體內部寄生效應轉趨明顯，因此電路中使用多個共振電路消除寄生效應，進而達到提升增益、降低雜訊之效果；本電路使用tsmc 0.18-μm CMOS製程設計，電路量測結果在24.3 GHz有最大增益7.78 dB，其3-dB頻寬從18 - 28.6 GHz （共10.6 GHz），量測最小雜訊為5.3 dB，線性度量測結果P1dB為-10 dBm、IIP3為-1 dBm，總功率消耗為7.07 mW，實際晶片大小（含下針測試pads）為0.89 × 0.83 mm2。 第二個低雜訊放大器電路為共源極串聯疊接架構，此電路設計重點為將第二級電路使用疊接架構，優點在於疊接架構可提供比共源極電路更大的增益，且由於電路架構關係，增加電路之隔離度，由於高頻電容寄生效應會造成雜訊增加，因此在疊接架構兩顆電晶體間串連一電感來降低雜訊。此電路量測最大增益為8.6 dB，其3-dB頻寬從19.4 - 27.8 GHz（共8.4 GHz），量測最小雜訊為6.8 dB。線性度量測結果P1dB為-10.5 dBm、IIP3為1.5 dB，總消耗功率為10.5 mW，晶片大小為0.89 × 0.83 mm2。 最後一個電路為使用tsmc 90-nm CMOS製程設計之變壓器回授既電流再生之寬頻低功耗低雜訊放大器，本次電路為單級疊接架構，將輸入匹配使用一變壓器回授，其優點在於可提升電路增益，為了使得電路操作在低功耗條件下，將電流再生技術加入疊接架構中，達到提高增益、降低功耗之效果。此電路量測結果在23 GHz有11.4 dB的增益，其3-dB頻寬從17.2 - 30 GHz（共12.8 GHz），量測雜訊最小為3.65 dB，而在頻寬內雜訊變化為3.65 - 4.18 dB。線性度量測結果P1dB為-17.5 dBm、IIP3為-6.1 dBm，電路總消耗功率為6.11 mW，晶片面積為0.95 × 0.6 mm2。
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本文利用tsmcTM提供的0.18-um CMOS 與90-nm CMOS製程實現操作於微波K頻段之低功耗壓控振盪器。本論文將介紹與探討壓控振盪器之雜訊生成機制，並應用多樣的磁耦合變壓器設計於低功耗之操作，以改善相位雜訊，並且以實作的量測結果驗證電路理論設計之正確性。 其設計內容包括三個壓控振盪器如下： 一、設計一應用耦合變壓器技術之低功耗互補式壓控振盪器，使用閘極電感增加迴路增益，使振盪條件更容易達成，使用tsmcTM 0.18-μm CMOS製程，其振盪頻率為23.46 GHz，可調頻率範圍600 MHz，偏移主頻率1 MHz之相位雜訊為-100.23 dBc/Hz。在供電壓1.4 V下，功率消耗為8.95 mW，輸出功率為 -11.29 dBm。計算優化參數為（FOM）為-176.18 dBc/Hz，晶片面積為0.405 mm2。 二、設計一應用磁耦合變壓器之低功耗雙共振腔壓控振盪器，將交流信號經過磁耦合變壓器之倍率放大效果，提升輸出擺信號，優化相位雜訊特性，使用tsmcTM 90-nm CMOS製程，其振盪頻率為23.99 GHz，可調頻率範圍400 MHz，偏移主頻率1 MHz之相位雜訊為-97.61 dBc/Hz。在供電壓0.7 V下，功率消耗僅1.61 mW，輸出功率為-7.16 dBm。計算優化參數為（FOM）為-183.14 dBc/Hz，晶片面積為0.476 mm2。 三、設計一應用磁耦合變壓器之低功耗正回授考畢茲壓控振盪器，利用正回授技術放大信號擺幅，並設計閘極與源極於相反之相位，使達到轉導提升之效果。使用tsmcTM 0.18-μm CMOS製程，其振盪頻率為22.87 GHz，可調頻率範圍800 MHz，偏移主頻率1 MHz之相位雜訊為-98.83 dBc/Hz。在供電壓1.1 V下，功率消耗僅3.63 mW，輸出功率為-11.34 dBm。計算優化參數為（FOM）為-180.4 dBc/Hz，晶片面積為0.446 mm2
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在本論文中著重於語者確認後端的研究，當有了測試語料後，希望能對該測試語料做到最佳的辨識效能，因此主要的研究方向為測試語音與各註冊語者模型的處理。首先系統採用正規化計分方式，並加入粒子群演算法來優化模型參數，粒子群演算法是一種最佳化演算法，透過模擬鳥群或魚群搜索食物的方式來找尋最佳解，屬於群體智慧的方法，其粒子具有記憶性，且該演算法計算簡單與快速收斂，故將其應用於語者確認語料的建模上，藉由其優化的特性以建立更加精確的語者模型，使得系統更具有鑑別力。再者，本論文將簡單線性迴歸分析應用於語者確認系統中，簡單線性迴歸分析是統計學裡重要的分析方法，常用來分析資料之間的相關性，此處將語者確認結果建立簡單線性迴歸模型，透過普通最小平方法的估計，及判定係數的分析，對語者確認的結果做結合，使得系統對測試語音的辨識更加精準，進而提升系統的辨識效能。
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本論文研究主題為針對語音辨識中的特徵值擷取部分進行改良。特徵值擷取在語音辨識上是很重要的一個部分，具有降低資料量與突顯聲音特性兩個優點，許多學者都曾提出不同的特徵參數或改良方式以突顯不同的語音特性，本論文主要為提出一種合併特徵參數的方法，用以將不同的特徵值方法擷取出的語音特性結合在一起。經實驗結果發現，依此方法合併後的特徵參數能有效的提升關鍵詞萃取系統的辨識率，證明合併的方法能有效的加強聲音的特性。 本論文第二部分在於將關鍵詞萃取系統應用於iPhone智慧型手機App上實作出一個聲控的小遊戲，並於遊戲中實現即時語音辨識的功能。
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本論文中，我們提出了一種改良式粒子群演算法，名為單維搜索分工式粒子群演算法(Particle swarm optimization with one dimension multi-modes, ODMPSO)，並應用ODMPSO演算法於影像追蹤系統。標準粒子群演算法中每一個體使用相同的移動方程式，而本文所提的方法，能使粒子根據其位置狀態選擇其移動方程式進行位置的更新。在粒子群最佳化初期，透過特殊的單維搜索機制，讓粒子可以更有效的從局部探索開始，逐漸演化，等到集中收斂至一階段後，再使用分群機制，根據其粒子位置分別置入數個子群中，在子群中的粒子根據其對應的四種模式進行速度更新，以求迅速的把其它個體帶往全域最佳解。本文並利用ODMPSO演算法提升影像追蹤系統上的效能，獲取更好的辨識率與更快的迭代速度。由於我們得知在傳統的高斯混合模型背景相減法(Gaussian mixture model background subtraction)裡，所使用的迭代方式是使用期望值最大化演算法(Expectation Maximization , EM)，而此方法在進行迭代時，緩慢的收斂速度，往往影響了即時的影像辨識系統之實用性，所以本文採取ODMPSO演算法來提升收斂速度，以防止耗費大量的運算，減少系統的運算的複雜度。從實驗結果證實，所提出的ODMPSO可以得到較佳的平均值(Mean)、標準差(Standard deviation)與辨識率，並且能大幅地提升系統的收斂速度，所以證實所提出的演算法的確能有效地增進影像追蹤系統的實用性。
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本論文利用tsmc提供的0.18-μm CMOS 與90-nm CMOS製程設計功率放大器，在設計上分成兩部份，第一部份為tsmc 0.18-μm CMOS製程設計功率放大器以操作於K頻段功率放大器為主要目標。運用傳輸線型變壓器和磁耦合變壓器達到寬頻與低損耗的阻抗匹配，以及使用交錯耦合單向化電容抑制共源結構中由於閘-汲寄生電容（Cgd）所產生的密勒效應（Miller Effects），提高放大器電路的隔離度、穩定性和提升傳輸增益（S21），達成高隔離度和高增益之功率放大器；第二部份為全積體整合矽製程tsmc 90-nm CMOS設計於V頻段之寬頻功率放大器，使用T型傳輸線寬頻匹配技術，以及串接三級電晶體串疊架構達到寬頻功率放大器。 各電路特性量測如下：應用於K頻段之單向化差動功率放大器，傳輸增益（S21）為26.2 dB，反向傳輸增益（S12）低於-60 dB，飽和輸出功率為20.6 dBm，1-dB增益壓縮點輸出功率為17 .2 dBm，功率增進效率為16%， 3-dB頻寬為4 GHz（19.2 GHz至23.2 GHz）；應用傳輸線型變壓器於K頻段高增益單向化功率放大器，傳輸增益（S21）為26.2 dB，反向傳輸增益（S12）低於-58 dB，飽和輸出功率為20.3 dBm，1-dB增益壓縮點輸出功率為17 .2 dBm，功率增進效率為24.1%， 3-dB頻寬為4.5 GHz（18.8 GHz至23.3 GHz）；V頻段寬頻功率放大器，傳輸增益（S21）為17.8 dB，飽和輸出功率為11.4 dBm，1-dB增益壓縮點輸出功率為7.2 dBm，功率增進效率為4.4%， 3-dB頻寬（受限於量測儀器只能量測到67 GHz）為19.8 GHz（47.2 GHz至67 GHz）。