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使用影像導引圖片分割之立體匹配演算法

立體匹配演算法的原理是利用不同視角的鏡頭拍攝照片，再藉由場景中各個物體之間不同的偏移量計算出場景的深度資訊。這樣的演算法在目前已經有多種應用，例如機器人的立體視覺以及自動駕駛汽車。 本篇論文主要目的是利用演算法求得場景的視差值，演算法總共可分為以下幾個步驟。首先，設計一組成本公式計算出場景中每一個點的成本，並利用影像導引濾波器進行成本聚合。利用視差值具有空間連續性的特性，設計出一組成本函數同時考慮資料項與平滑項之總和最小。最後，將此問題對應到一個圖，藉此將最小化成本函數問題對應成圖的最小割問題。為了不受限於正面平行假設，再將視差值變數對應到一組三維的標籤，並利用所設計的離散型三維圖割演算法求得最小化成本函數的解。本文演算法採用Middlebury網站以及KITTI網站的測試資料進行驗證，使用的平台為Matlab R2020b，運作之處理器為Intel Core i7-9700K CPU @ 3.6GHz，記憶體容量為32GB。

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考量卷積神經網路加速器單元架構之超大型積體電路擺置

為因應人工智慧各式各樣不同的應用，專為人工智慧模型所做的硬體電路設計正在快速的發展。而神經網路(neural network)中的許多複雜結構，如卷積層(convolutional layer) 和全連接層(fully-connected layer) ，也都反映在這些硬體設計中，造成了連線緊密的電路結構。這樣密集的連線為電路實體設計帶來了嚴重的繞線擁擠(routing congestion)問題，且無法透過常見的擺置方式來得到解決。本論文針對卷積神經網路加速器單元(convolutional neural network accelerator units)，提出了一個新穎的電路擺置框架，能從電路中提取處理器核心(kernel) 結構，並根據這些結構置入擺置區塊(region) ，對擺置過程給予恰當的引導，以最小化繞線的溢流(overflow) 和擁擠度。實驗結果顯示，我們的框架能在不增加繞線線長(wirelength) 的情況下，有效的降低繞線擁擠度，甚至大大超越當前尖端的商用軟體。

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用於影像分割之像素相似度估測

像素相似度是用來衡量影像中相鄰兩像素之間距離或是連接性的變量，衡量像素相似度是許多影像處理算法中基本但關鍵的步驟，例如影像濾波器中用來計算濾波器核心函數，或是計算全域最佳化問題時用來計算點和點之間的邊權重。 在諸多衡量相素相似度的應用之中，有許多都是和影像分割高度相關的，例如像素相似度影響了影像分割時物體邊界最佳的位置或是群聚方法中用來決定是否要合併兩塊相鄰的分割以形成更大的分割，本文以衡量像素相似度為角度探討一系列和影像分割有關的問題，我們展示了像素相似度帶來的方便計算性、多功能性甚至讓我們能夠藉由學習像素相似度來利用深度學習輔助超像素分割問題。 具體來說，我們在本文的第一個部分探討有效率的距離轉換問題，藉由距離轉換以及適當的像素相似度估測函數，我們便能夠衡量影像中任意兩點在該函數下的距離，我們提出的距離轉換法具有線性時間複雜度，搭配最小屏障距離函數，我們展示了實時顯著物體偵測，同樣的距離轉換法也可以應用在互動式影像分割及眼睛影像瞳孔偵測等。第二部分，我們討論了像素相似度對於遞歸濾波器的影響，我們提出一種新型遞歸濾波器可以直接作用在二維影像平面，我們用這個濾波器展示了包含保邊影像平滑、材質去除、語意影像分割優化等應用，這些應用都採用相同的濾波器計算方式只是替換了像素相似度函數便可以達成不同效果。第三部分，我們利用學習像素相似度進而使深度學習能夠用來解超像素分割的問題，由於超像素分割問題本身沒有正確答案，且超像素表示法的編號絕對值沒有意義，這個問題不容易用深度學習搭配監督式學習法來解決，我們提出一個新的損失函數，可以利用一般影像分割的資料集來引導超像素分割的學習，在學習的過程中我們同時利用超像素切割的結果計算回饋信號來輔助深度學習更好的修正模型。 我們在一系列問題中提出的解決辦法都圍繞在衡量像素相似度上，通過大量實驗的驗證，我們的方法同時具有準確性及計算效率，這是衡量像素相似度所帶來的方便性及多元性的好處。

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InGaAs/InP 雪崩光電二極體之側護環與懸護環電性分析

本論文討論平面型磷化銦/砷化銦鎵SAGCM(分離式吸收、漸變、電荷、倍增層)結構雪崩光電二極體的電性量測，包含元件的電流電壓分析、電容電壓分析、頻率響應和量子效率。針對側護環與懸護環的設計進行討論，分析護環深度、不同護環間距與寬度對崩潰電壓的影響。 首先改善側護環深度，將側護環與主動區的擴散深度差從1.3 μm減少到0.3 μm，讓元件的崩潰電壓提升5.6 V，也經由TCAD模擬觀察到相同的趨勢。從鋅側向擴散實驗，得到側向擴散的比例80~87%，可用於評估崩潰電壓與實際懸護環間距關係的正確性。有側護環元件的崩潰電壓相較於沒有側護環的還要高出4.64 V，也透過模擬驗證側護環的保護效果，能夠降低主動區邊緣電場。懸護環寬度比擴散深度窄時實際擴散深度變淺，崩潰電壓下降較明顯，所以懸護環寬度要設計比擴散深度寬，改善後的結構可以提升崩潰電壓1.4 V。 當懸護環與側護環因側向擴散相連時，從線性光電流掃描的實驗觀察到光電流的峰值會發生在懸護環，因為懸護環底部曲率半徑小，電場聚集的程度比主動區邊緣更強，因此提早發生崩潰，而且設計的懸護環寬度越窄，碰撞游離的程度越強。 我們由電容電壓特性量測的結果作線性擬合電荷層與吸收層的摻雜濃度 ，確認APD晶片的結構濃度與磊晶廠測試片提供的資料相近。也根據頻率響應量測得到元件的3dB頻寬為1.9 GHz。最後藉由光功率以及光電流的量測，得到元件的反應率為0.95 A/W，外部量子效率為76 %。

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一個快速鎖定之倍頻延遲鎖定迴路

本論文實現一個快速鎖定以及抗諧波之倍頻延遲鎖定迴路。透過使用一個相位偵測器附帶選擇邏輯電路，此倍頻延遲鎖定迴路將可以抗諧波鎖定。透過使用快速鎖定電路後，當除頻器之除數由60切換至65，此倍頻延遲鎖定迴路之鎖定時間為295.77ns，約為8個參考時脈週期。這個倍頻延遲鎖定迴路使用台積電40奈米CMOS製程製作且其面積約為0.0088mm2。在供應電壓為1V下，其功率消耗為3.4mW，量測之參考突波為-45.1dBc，在1MHz偏移頻率下，量測之相位雜訊為-106.59dBc/Hz，且在輸出頻率1.5GHz時，量測之方均根抖動量為2.995ps。

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針對拓樸量子電路之橋技術壓縮演算法

拓樸量子誤差校正（topological quantum error correction）架構是現今實現大規模可靠量子計算最具展望性的技術。拓樸量子誤差校正電路可以通過三維立體圖建模，而其實現所需之資源可抽象為其時空體積（space-time volume）。要以合理的實體量子位元（qubit）數量及合理的計算時間，來計算大規模的實際問題，是極具挑戰性的。因此，最小化拓樸量子誤差校正電路之時空體積成為關鍵的問題。在文獻上，人工應用橋壓縮（bridge compression）於拓樸量子誤差校正電路可以極大程度的壓縮體積。我們期望開發用於拓樸量子誤差校正電路之自動壓縮技術，以實現低成本的大規模量子計算。 在本篇論文中，我們提出第一個能在拓樸量子誤差校正電路自動進行橋壓縮的方法。我們提出的演算法主要包括四個階段：預處理階段、迭代橋接階段、模塊擺置階段、副缺陷（dual-defect）信號連線階段。在預處理階段，藉由斷開副缺陷環，輸入的量子電路會被分解為模塊。而在迭代橋接階段，會盡可能多的在副缺陷環間加橋。接下來，在滿足量測時間順序的限制下，將所有模塊被放置進二點五維（2.5-dimensional）的結構中。最後，副缺陷信號通過應用A星搜索演算法進行連接以重建環。實驗結果顯示，與最先進的方法相比，我們提出的演算法可以平均將時空體積減少83%。

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在現場可程式化邏輯閘陣列上的二鋰結晶數位簽章系統硬體實作

隨著我們逐漸步入量子的時代，學者們開始對於量子電腦的研究產生越來越多的興趣。隨著量子電腦的發展，我們現存的密碼學系統，多數是建立在整數分解與離散對數的難題假設下，將無法抵抗量子電腦的攻擊。為了更進一步的標準化後量子密碼學系統，美國國家標準暨技術研究院(NIST)在2017年發出了後量子密碼學系統的公開徵選。CRYSTALS-Dilithium，一個晶格密碼系統中的數位簽章系統，於2020年通過第三輪的選拔，成為第三輪的七個候選人之一。 本論文中，我們提出了一個於現場可程式化邏輯閘陣列(FPGA)上的CRYSTALS-Dilithium數位簽章系統實作。最為關鍵的，我們提出了一個精簡的數論轉換(NTT)和模餘運算。藉由仔細的設計硬體架構，達到降低硬體資源的需求，我們的實作在公密鑰生產(key generation)上只需要8,696個LUT和8,753個FF；在簽章(signing)中只需要13,680個LUT和11,946個FF；在驗章(verifying)上只需要10,643個LUT和10,124個FF。

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基於運算簡化影像去噪演算法與導向圖片之可程式化邏輯閘陣列加速器

影像去噪做為在影像處理領域中一門重要的技術，其目標在於移除影像中的雜訊以獲得更好的影像品質。其中BM3D演算法被視為是目前能產生最佳去噪品質的影像去噪演算法。然而BM3D演算法較高的計算複雜度使其難以被使用於需要即時運算的應用。因此，本篇論文提出一個運算簡化之BM3D演算法，提升其運算速度。由於簡化的運算可能造成去噪品質下降，本篇論文亦提出一個使用導向影像的方法，藉由在BM3D演算法的基礎估計階段引入一張導向影像來提升去噪品質。此外，本篇論文提出一個基於前述運算化簡演算法之硬體加速器，使用硬體運算進一步提升整個去噪演算法的速度。藉由我們硬體設計中平行運算的去噪單元以及管線化區塊搜尋，演算法的執行時間有顯著的改善。 我們將本篇論文提出之硬體加速器設計實作在Intel Stratix V的FPGA開發版上，並使用PCIe實現主機與FPGA之間的資料傳輸。與原始BM3D演算法的軟體實作相比，本篇論文提出之加速器達到61倍之加速倍率。和相關研究提出之使用OpenCL實作並運作於FPGA之加速器相比，本篇論文之加速器亦擁有更好的運算速度。同時，本篇論文提出加速器的影像去噪品質在PSNR與SSIM的比較上皆與原始BM3D演算法得到之去噪品質相近。

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考慮非整數倍數高度之標準元件擺置

非整數倍數高度電路 (non-integer multiple-cell-height designs) 對於同時考量面積、時序、能量消耗的電路最佳化而言，有更多的解答空間 (solution space) 和彈性。大的元件有較好的插針可存取性 (pin accessibility) 、較大的驅動力 (drive strengths) 、以及較小的延遲時間 (delay time) ；小的元件則有較小的面積 (area) 、較小的插針電容 (pin capacitance) 、以及較小的能量消耗 (power consumption) 。然而非整數倍數高度電路會產生額外的實體電路限制，並且當代工程工具仍無法在一個數位區塊 (digital block) 內完成非整數倍數高度之標準元件擺置，因此非整數倍數高度之標準元件擺置成為近年來實體設計領域的重要問題。 在本篇論文中，我們提出了基於列架構 (row) 的擺置流程來解決非整數倍數高度之標準元件擺置問題。我們的方法可以考量電路的元件高度分布將特定的列高度賦予到列上面，而後在擺置合法化 (legalization) 階段處理額外的實體電路限制，並且能有效率地同時考量元件位移將不同高度的元件擺置到對應的列上面。 實驗結果顯示，我們所提出的方法相較於先前的研究，可以有效地降低繞線線長 (routed wirelength) 以及整體能量消耗 (total power consumption) 並且得到更好的電路擺置結果。

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使用非向量L-BFGS演算法之支持向量機影像分類架構

本篇論文中，主要任務是求解支持本篇論文中，主要任務是求解支持向量機模型中的非約束最小化問題，此支持向量機模型是用於為一條向量訂出其所屬的類別。在大數據的時代，此問題的運算效率成了一個關鍵點。然而過往所提出的支持向量機硬體架構並沒有針對大尺規輸入資料做處理。儘管其加速的成果可能在小型資料上表現非凡，卻難以實踐於大尺規的輸入資料。 我們於此篇論文使用一個基於L-BFGS演算法改良的訓練演算法來減少記憶體的使用量，並引用MapReduce L-BFGS演算法的概念縮減向量計算的次數，再利用硬體實作技巧如管線化和平行化處理、記憶體配置、串流資料輸入等，最後實做出考量資源使用而能適用於大尺規輸入的加速硬體。 此硬體使用TSMC 40奈米製程實現，每個子單元的面積尺寸為5.592 mm^2，作用頻率為500 MHz。其訓練功能支持特徵向量的維度最高達4096，且特徵向量的個數沒有限制。當訓練一組大小為784x300的特徵向量集合時，此硬體相較於軟體可達17.62倍的加速倍率。子單元可共享部分的I/O介面及部分的模組，組合成一個大型的n倍平行子單元組，加快演算法速度。