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利用低溫複晶矽薄膜電晶體之非揮發性無電容記憶體

近年來低溫多晶矽薄膜電晶體在平面顯示器驅動電路中廣為使用，利用準分子雷射結晶法可將成長於玻璃基板上的非晶矽重新結晶為多晶矽，藉以提高載子移動率，使達到先進顯示技術。首先所要研究為結晶過程中所產生的晶粒邊界對元件所造成的電性影響，我們將利用基本分析模型和電流傳導機制去解釋由閘極和汲極引發的能障降低效應所主導的次臨界特性以及在累積區中的漏電流機制。 現今無電容記憶體已經被廣泛使用在存取設備中，但由於資料儲存時間短，須不斷重複刷新資料，將會大幅增加能量損耗，為此我們發明了利用薄膜電晶體來進行非揮發記憶體的操作，其原理為調變晶粒邊界在累積區時的能障，來改變不同累積電流。此記憶體擁有非揮發與可重複操作特性以及不需額外製程將是設計實用化的一大助力。 最後，我們將對元件的穩定性及可靠度進行研究，並討論低溫多晶矽薄膜電晶體於施加汲極電壓應力下的所引起的雪崩效應。其劣化效應程度與偏壓大小、通道長度以及溫度有關。主要衰退原因為在靠近汲極之區域，因高電場引發之衝擊游離所產生之熱電子電洞對注入氧化層和主動層接面以及晶粒邊界中產生缺陷。

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超薄氧化層純水補償技術及氫對ONO介電層可靠度之影響

在這個研究中，我們提出了掃描頻率陽極氧化(Scanning-frequency Anodization)修補的方法來修補超薄二氧化矽氧化層(SiO2)以增進其特性。我們所使用的掃描頻率為20赫茲到200k赫茲。在經過掃描頻率修補之後，厚度為18Å的二氧化矽氧化層，其在-2V之閘極漏電流密度(Gate Leakage Current Density)為1.5A/cm2，較相同厚度未經修補之二氧化矽氧化層降低了75%。除此之外，在經過掃描頻率陽極氧化修補之後，其界面缺陷密度(Dit)也減少了20%。 因為高介電常數(High-k)材料的氧化鋁(Al2O3)有在低電場下低漏電流及在高電場下高穿隧電流的特性，因此我們用來取代MONOS型式非揮發性記憶體中的二氧化矽氧化層。我們用-16V抹除(Erase)10ms，可達到6V的平帶電壓(Flatband Voltage)横移。其10年投影預測之寫入(Program)/抹除電壓差，在室溫及85oC下，分別為5.3V及4.9V。 我們在研究中也發現，在400oC或更高的溫度之下以氫氣烘烤，能夠抹除以氮化矽為儲存層的電荷儲存記憶體中的儲存電子。無論原先的平帶電壓為何，在元件周邊區域經過高溫氫處理之後，所有的平帶電壓值都會相同。但氫只會影響有儲存電荷的區域，若元件中沒有儲存電荷，則不受影響。此特性可以解決紫外光或是電漿所引起的周邊電荷儲存問題。經過紫外光照射而有周邊電荷儲存的記憶體元件在400oC下僅需15分鐘即可抹除其儲存電荷。

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包含未知訊號之測試結果壓縮設計

本論文提出了一個利用列、行，與線性回授移位暫存器的特性來設計未知回應遮蔽的架構，可以有效地壓縮含有很高比例未知回應的測試結果。有別於傳統遮蔽未知回應的技術在壓縮結果進入壓縮器之前就遮蔽未知回應，本論文提出了在壓縮器之後遮蔽未知回應的架構。此提出的架構能非常容易地整合至現有壓縮器，而且進一步提高了整體的壓縮倍率。利用論文中提出的三個有效的機制(整列遮蔽，整行遮蔽，以及線性回授移位暫存器遮蔽機制)，此遮蔽未知回應的架構可以使用非常小的線性回授移位暫存器來達到遮蔽全部未知回應的效果。根據實際電路的實驗數據顯示，論文中提出的架構可以提供高於一萬七千倍的輸出壓縮倍率，同時處理高達百分之四十一的未知回應。本論文更進一步提出了分段線性回授移位暫存器的未知回應遮蔽架構，以處理更大的電路以及更多比例的未知回應。由於此架構有非常高的輸出結果壓縮倍率，它非常適合使用於大量平行的測試環境，以大幅降低測試成本。

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矽鍺量子井/量子點元件和馬鞍形電晶體

本論文中，我們研究矽鍺金氧半元件並且分為實驗部分和模擬部分。 首先，因為矽鍺量子點可以束困電洞，我們首次發現矽鍺量子點的金氧半穿隧二極體會有電洞電流阻礙的現象發生。五層自我生成的矽鍺量子點，每層以一層74奈米的矽為間隔，並在最上方蓋一層130奈米的矽。在結構中加入矽鍺量子點可以在價電帶束困電洞並且形成位障來阻擋電洞電流，實驗發現不管是正偏壓或負偏壓電流都被有效降低。 金屬-氧化物-N型鍺結構被製作成光偵測器。我們使用鋁和鉑當電極去研究此光偵測器的傳輸機制。在負偏壓時，鋁電極元件的暗電流是由在空乏區內由於熱產生的少數載子和從鋁穿隧到Ｎ型鍺導電帶的電子電流所組成。然而對鉑電極元件而言，由於鉑(5.65電子伏特)相對鋁(4.15電子伏特)具有較高的金屬功函數，所以從金屬穿隧到Ｎ型鍺導電帶的電子電流將被大大的降低。 我們製作Ｎ型矽/矽鍺/矽量子井的蕭基二極體並利用鉑當電極，我們發現由於矽鍺量子井在價電帶的能帶偏差所引起的電洞累積會縮短空乏區的寬度。在逆偏壓時，空乏區的縮短會增加電容和電流。傳統的電容電壓量測方式不能用來量測矽/矽鍺/矽量子井結構的消基二極體的位障。 第二部分是模擬，分為應用在動態記憶體上的馬鞍形場效電晶體和矽/鍺/矽量子井結構Ｐ型場效電晶體。由於矽/鍺/矽量子井結構會導致空乏區的縮短，因此不需要額外的摻雜去防止源極和汲極的貫穿。對50奈米以下的動態記憶體而言，馬鞍形場效電晶體比鰭片場效電晶體擁有較低的漏電和較佳的特性，我們提出新結構和改變摻雜方式去降低漏電和閘極電容。

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考慮光罩效應之積體電路擺置規劃系統

由於次波長微影技術， 製成需要仰賴密集地使用解析度增強技術 (Resolution-Enhancement Techniques, RETs)，其中光學鄰近校正技術 (Optical Proximity Correction, OPC) 最常被工業界用來增強可製造性。此外， 考慮可製造性的實體設計更成為設計流程中輔助增強可製造性的主流。 在本篇論文中，我們提出了第一個考慮光學鄰近校正技術下幫助微影的多層 次解析式置放。我們先根據光學鄰近校正技術後的微影模擬結果，建立一個元件 對元件造成的微影代價計算模型，接著利用這個模型來引導置放。根據多層次解 析式的置放架構，我們提出了兩個估計微影代價的方法來引導初期置放，接著在 合法化階段中考慮微影代價，最後在細部置放階段同時最佳化微影代價和線長。 我們利用ISCAS[2] 和ISPD04[1] 電路來做測試。光是靠我們的細部置放 演算法，就可以讓兩組測試電路分別降低平均12.73% 和 36.86% 的微影代價。 相較於先前所提出的演算法中效果最好的多列最佳化演算法[12]，我們所提出 的演算法更進一步增進了11.08% 和 34.01% 的可製造性。為了觀察每個階段的 功效，我們引用了不同的流程來做驗證。而從實驗結果我們可以看出各個階段對 於彼此有正面的影響。相較於只考慮線長的NTUplace3[6]，完整的幫助微影置 放可以分別對ISCAS 和ISPD04 測試電路減少26.98% 和50.94% 的微影代價，並且只增加不到3% 的線長。這個結果顯示我們的作法可以在幾乎相同的線長品質 下顯著的增進可製造性，並且達到比所有先前演算法所得到的結果都要好的效 果。

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行動式多輸入多輸出正交分頻多工系統中聯合傳送機與接收機波束合成之設計

為滿足下個世代無線通訊傳輸的高頻譜使用率，高效率以及低錯誤率傳輸的要求，多輸入多輸出正交分頻多工(MIMO-OFDM)的技術應運而生。甚者，要是我們能透過聯合傳送機與接收機做波束合成的同步設計，不但可以更進一步充分利用通道資訊(CSI)，而且使得設計複雜度合適地分配在傳送機與機收機。 傳統的聯合波束合成設計通常假設在靜態或是低速移動的通道環境下進行設計。本論文針對這點，將其重點擴展到高速移動的環境下做設計，並且使用最佳化(optimization)技巧和遞迴式平行干擾消除法(iterative parallel interference cancellation)同時對抗由MIMO系統產生的天線間干擾(inter-antenna interference)和由OFDM系統產生的載波間干擾(inter-carrier interference)。 本論文另一個重點在於考慮傳統聯合波束合成設計假設上的缺點-假設在傳送端與接收端擁有完美的通道資訊。事實上通道資訊在接收端被估測後會有估測誤差(estimation error)，回傳通道資訊給傳送端也會有回傳延遲(feedback delay)。針對這些不完美的通道資訊，我們不僅評估了它們對聯合波束合成的影響，還提出了使用低複雜度(low complexity)的通道預估(channel prediction)技巧對回傳延遲做補償，例如用一個聯合計算架構(joint calculation structure)可以大大降低所需運算複雜度，或是採用快速收斂的遞迴式可抗噪性演算法。最後搭配外傳送機與接收機(outer transceiver)，本系統可以更進一步達到高水準的系統效能。

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在超高速且低供應電壓SDRAM I/O電路中使用去耦合電容對電源完整性及信號完整性的影響

本論文闡述一個操作在1.1伏特傳輸速度為3.2Gb/s的DDR4 I/O介面傳輸電路，並以聯電90-nm CMOS製程製作。在此晶片中包含了傳輸器以及接收器電路，並加入了多組的去耦合電容以及傳輸器電路，用來探討電源完整性的議題。另外在文中也會考慮此傳輸接收器在不同的情況下所產生的眼圖及傳遞延遲時間，討論電路的信號完整性。 由於在本文中有探討關於不同製程、電壓、溫度的影響下且用不同的模型，其中包含晶片、晶片加上封裝、晶片加上封裝及電路板的模型所模擬出來的結果，發現在不同製程、電壓、溫度下電路的效能雖然會有影響，但其影響皆沒有我們加入了封裝及電路板的模型進行模擬後的差異來的大，由此可知在高速電路下封裝及電路板模型建立的重要性，因此在此高速電路下我們也針對了板子的特性進行了模型的建立來進行模擬，並在最後比較我們量測及模擬的結果。

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單級AC/DC LLC諧振式轉換器分析與設計

一般市售的電源轉換器，通常在轉換器前端加入一級功率因數校正(PFC)電路，以通過諧波測試標準的規範。如此不僅降低了能量轉換的效率，也提高了電路製作的複雜度與成本。 LLC諧振轉換器架構簡單，具有高效率、低雜訊的特性，逐漸應用在各種系統之中。它有別於傳統PWM轉換器，上下橋MOSFETs切換的責任週期皆為50%，藉由改變切換頻率的方式調節能量。設計上通常讓LLC工作於增益頻譜圖的ZVS區，該區間的LC共振腔呈現電感性，在工作頻率較低時增益較大，可傳送較多能量。 本論文提出整合PFC與DC-DC的單級LLC諧振轉換器。前半級為傳統boost架構，後半級為LLC電路的變形，LLC電路的下橋MOSFET同時作為前半級PFC的開關。上下橋MOSFETs的控制方式依然為LLC電路所使用的頻率調變，在負載較大時，開關切換頻率降低，LLC電路的增益較大；PFC電路則因電感充電時間較長，傳送較多能量。由於責任週期固定為50%，PFC電路工作於不連續模式(DCM)。如此架構省去了PFC電路開關及其控制迴路，在能量散失和成本上皆有所改善。為達到前半級與後半級能量轉換的平衡，LLC工作區間有別於傳統，本論文提出一種LC共振腔的元件值的計算方法，解決電路中儲能電容電壓漂移的問題。 最後，實作電路與理論相互驗證。

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增強顯示器影像對比度及色彩飽和度

隨著時代的進步，顯示器在生活中漸漸變成一種不可或缺的消費性電子產品，以液晶顯示器是近年來備受矚目的研究主題之一，其中的發展不外乎趨於尺寸越來越大或是解析度越來越高，當尺寸變大解析度變高之後，伴隨而來的就是影像品質的提升或色彩受喜愛的程度，而針對這些研究的方向常常可以分為硬體材料或是訊號處理這兩大部分。 本文針對訊號處理的部分提出一種應用在顯示器上增進影像對比度及色彩飽和度的方法。將輸入之畫面訊號進行色彩空間轉換至CIEL*a*b*色彩空間，在使用的色彩空間下進行影像對比度及色彩飽和度的提升，使畫面變得更清晰及更鮮豔。另外，此方法所建立在CIEL*a*b*色彩空間特性為亮度與彩度分離，能夠在個別處理亮度或色彩時不互相干擾，且為現階段所有色彩空間中包含最廣泛的色彩空間。 最後將所研究的影像處理演算法實現於FPGA實驗板以及顯示器上，利用有限的硬體面積及記憶體來達成此方法之硬體架構實現，使其可以應用於動態影像顯示。

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單元級晶片驗證最佳化

晶片驗證在晶片設計流程中扮演一個不可或缺的角色，拜半導體產業的技術與晶片設計的計密程度，驗證的工作變成是一個龐大問題與挑戰，通常晶片驗證工程師使用一種證明相同的方式下來驗證片，驗證由晶片設計師所設計出來的晶片與驗證工程師所設計出來的程式是否相同是一個非常大的挑戰，由於晶片設計師所使用的語言是低階的硬體描述語言，驗證工程師所使用的為高階的程式語言，所以唯一的克服方法為將兩種設計轉換成一種最低階的表示方式，將驗證工程師的設計轉換成低階的表示方式後在與原工程師所設計的硬體比較，通常我會將兩種設計轉換成低階的表示方式後，將他們合併在一起，去比較他們兩者之間的輸出是否相等，我們可以使用SAT引擎去解決相等的問題。 在本篇論文中我們將討論從高階的表示法轉換成低階的表示法之中的關係，與效能上的問題，不同的結構與不同的表示方式將導致有不同的效能，目的是找出最佳的結構以利於在提升驗證上面的速度。