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降低切換式電源供應器待機功耗之控制積體電路分析設計與實作

在切換式電源供應器工業中，規範標準常扮演著促使切換電源供應器進化的角色。然而在這些規範標準中，待機模式效率提升是未來電源供應器設計一個很重要的問題，因而近幾年來，電源供應器於待機模式的節能設計都是一個很主要而且困難的目標。一般文獻中，改善待機模式效率的技術主要有兩大類。第一類為綠能省電技術(green-mode technique)，其主要原理為在待機模式時等效降低切換頻率以降低電源供應器的耗能；第二類是新型的閘極驅動方式，此技術可以更進一步降低電源供應器在每一個切換周期中的耗能。 本論文除了對電源供應器的基本知識做個簡短的介紹和回顧上述兩種增進待機模式效率的技術之外，更提出一種驅動的方式來降低每個切換周期中的耗能。此驅動方式為利用一可調節式閘極驅動器使功率電晶體操作在最低的閘極驅動電壓，因而可以將低驅動功率耗能。為驗證此驅動方式，本論文提出一閘極驅動器，此閘極驅動器不需要任何外部離散元件，完全是由積體電路方式製作完成，比起其它文獻中有效率的閘極驅動器都要簡單。實驗結果顯示，比起不調節驅動電壓的驅動器，本驅動器可以在電源電壓為30伏的情況下節省55.4%的耗能。此外，本論文另提出一可調節電源電壓控制器，並藉由改善一次側與輔助繞組之耦合係數，可以根據不同的負載管理電源的分配，並於一般操作之下調節電源電壓以節省控制晶片的功率損失。

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應用新式球面解碼演算法可重置式軟性輸出多輸入多輸出偵測器之晶片設計

本論文提出一高天線數、軟性輸出、可重置式多輸入多輸出偵測器之晶片設計。此多輸入多輸出偵測器晶片具有多項重要的特色(Key feature)： 1.採用新式高效能球面解碼演算法 2.支援8x8 64QAM高天線數高調變系統 3.支援軟性輸出(Soft-output)以及迭代候選人列表(Candidate list)輸出 4.可重置式設計，支援多種天線數及調變數系統，共21種模式 相較於其他已發表晶片，功率消耗最低 在演算法階段，本論文採用”改良式 最佳優先搭配快速向下搜尋(Modified best-first with fast decent, MBF-FD)演算法”，大幅提升球面解碼器之搜尋效能。在硬體設計方面，本論文針對新式演算法提出多項新式硬體架構，如”管線式四元雙堆積架構(Pipelined quad-deap)”等大幅增加硬體效能。並採用許多電路設計技巧，如華倫斯數(Wallace tree)、布斯編碼(Booth Encoding)、閘式時脈(Gated clock)來達到低功率、高速、低複雜度的晶片設計。 本晶片是目前已發表的多輸入多輸出偵測器晶片中，唯一可以支援8x8 64QAM高天線數高調變系統之晶片。本晶片相容於軟性輸入錯誤更正碼(Soft-input error correcting codes)及迭代式解碼架構(Iterative decoding)，並能支援2x2, 3x3, …8x8所有天線，QPSK, 16QAM, 64QAM等所有調變組合。本晶片透過國家晶片中心，已於CIC T13L-97B梯次下線，並實際利用國家晶片中心機台量測，晶片最高操作時脈可達198MHz，輸出率可達296.6Mbps。跟其他已發表之MIMO球面解碼晶片相比較，本晶片之消耗功率也最低，效能相當優異。

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適用於智慧型攝影機系統之行為分析演算法與架構設計

本篇論文中提出了一個用於智慧型攝影機系統的行為分析平台。從最近的研究走向來看，影像分析在智慧型攝影機系統中扮演重要的角色，而且可以用於像是智慧型監控系統、醫療系統、或是人機介面等等，而從影像中的行為分析將為未來攝影機系統一個重要的功能。因此，我們的設計以行為分析演算法和架構為出發點，並使用無手把的遊戲動作為我們的假想驗證環境。 我們所提出的行為分析平台為高度整合化的平台，能達到「影像進、動作出」的整合化功能。演算法方面，我們支持並實驗三種不同的行為分析演算法，這三種演算法隸屬在兩大類的行為分析演算法底下，分別為動態分析和全面式分析。動態分析結合了追蹤模組和軌跡分析模組，追蹤模組負責產生身體關節點的位置和移動軌跡，而軌跡分析模組則將這些產生的軌跡轉為行為的表示方法。全面式分析則有時序模板演算法和運動向量模型兩種。我們的實驗結果為動態分析能得到92.57%的辨認結果，為三者中最好的，而另兩個演算法的辨認率分別為運動向量模型的92.38%和時序模板的81.37%。 即時的效能表現對於行為分析演算法亦是一項重要的要素。因此我們將所支持的演算法作了效能和執行時間分析，發現追蹤模組占了系統中超過90%的運算量，而且在軟體上只能達到每秒處理5~6張影像的速度。為了滿足即時運算的需求，我們提出了追蹤演算法，也就是粒子濾波器的硬體加速架構。設計的同時，不同的最佳化技巧亦被應用在硬體的架構上。在使用硬體加速之後的系統可達每秒34.687張影像的運算速度，因此能達到即時運算的需求。我們最後的硬體實作於TSMC 90nm 1P9M Low-k Logic Process製程，面積為2.221 x 2.101 mm2，最高運作頻率為125MHz，所需的功耗為185.2mW。

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在異質性網路上的廣播問題

本論文探討關於在異質性網路 (heterogeneous network) 上的廣播問題 (broadcasting problem) 和群體廣播問題 (multicasting problem)。異質性網路連接不同作業系統和通訊協定的工作站，因此工作站間傳遞訊息的時間不同。異質性網路可以用一個加權圖 G = ( V, E ) 代表，點集 V(G) 代表工作站的集合，邊集E(G) 代表工作站間通訊的集合。邊 (u,v) 的權重 w(u,v) 代表的是工作站間通訊 的時間。在異質性網路中工作站間的傳輸時間 (transmission time) 是不同的，而且每個工作站有連線時間 (connection time) 藉以設定和其他工作站的訊息傳輸。我們假設通訊傳輸使用 postal 模型，postal 模型假設傳送者 (sender) 需要一個單位的連線時間而且每次只能傳給一個相鄰的接收者 (receiver)。在傳送者設定連線之後，傳送者就可以傳輸訊息給下一個接收者，不管傳送者是否仍在傳輸訊息給前一個接收者。當傳送者完全將訊息傳輸給接收者之後，就完成訊息傳遞。但接收者必須等到傳送者完成訊息傳輸之後，才可以將此訊息傳輸出去。廣播問題是尋找一個廣播中心 (broadcast center)，使得將訊息從廣播中心傳給圖形上其他點的廣播完成時間 (broadcasting time) 為最小。群體廣播問題是廣 播問題的推廣。群體廣播問題要求在最佳時間內使一個點的子集 (A⊆V(G)) 廣播訊息給另一個點的子集 (B⊆V(G))。在本論文中我們在 postal 模型上分別對廣播問題和群體廣播問題提出線性時間演算法。

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具有電源電壓雜訊抑制功能之全數位延遲鎖定迴路

現今的記憶體系統因為製程技術的進步而造就了大容量之產品問世，這也代表記憶體系統的集約程度也因此而越來越高，使得電路模組之間的資料傳遞與運作時序的安排也相對的跟著複雜了起來，如何讓電路模組之間的工作時脈同步顯然成為了一個重要的議題；而記憶體系統為了達到省電的效果，發展出一種會根據工作量來切換重載和輕載的工作模式，以降低記憶體系統的功率消耗，但此操作模式會造成電源供應的電壓產生雜訊，進而影響到電路模組的工作效能。有鑑於此，記憶體系統所面臨的時脈同步與電壓雜訊之問題越顯嚴重。 本論文除了介紹延遲鎖定迴路與電源電壓校正技術的基本概念之外，並且提出兩種具有電源電壓校正功能之全數位延遲鎖定迴路，以解決上述記憶體系統之中所碰到的問題。其中一種以直流電壓準位為校正基礎的全數位延遲鎖定迴路利用電源電壓偵測器來偵測出目前的系統額定電壓，並且依據偵測的結果補償一組電源電壓偵測碼進入數位控制延遲線之中，以克服全數位延遲鎖定迴路無法快速追回因系統額定電壓變換所造成的殘餘相位誤差，進而使回復鎖定時間也得到改善；在450MHz，系統額定電壓下降0.08V時，有校正機制與無校正機制的回復鎖定時間分別為43ns與130.00ns。最後利用0.13-μm one-poly eight-metal CMOS製程來實現出面積為1.27 x 1.27 mm2的晶片，其功率消耗為13.2毫瓦，操作頻率範圍由450MHz到650MHz。 本論文中另外一種以相位誤差為電源校正基礎的全數位延遲鎖定迴路是利用電源電壓校正器來偵測輸出時脈與輸入時脈的殘餘相位誤差，藉此來判斷是否有系統額定電壓準位飄移的狀況發生；如果電源電壓校正器判斷出此時發生系統額定電壓準位飄移的狀況，則會依據偵測的結果補償一組校正碼進入數位控制延遲線之中，以克服全數位延遲鎖定迴路無法快速追回因系統額定電壓變換所造成的殘餘相位誤差，進而使校正之後所需要的回復鎖定時間壓制在80個輸入時脈週期之內，並且利用0.18-μm one-poly six-metal CMOS製程來實現出面積為1.1 x 1.1 mm2的晶片，其功率消耗為10.8毫瓦，操作頻率範圍由250MHz到600MHz。

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適應型預增強雙向收發器之設計與實現

隨著CMOS 製程技術的發展及處理器能力之提升，資料每秒傳輸速率不斷攀升，當資料傳輸率達到Gbps以上，在此需求下，高速晶片間輸入/輸出電路的研究日趨重要，許多研究致力於提昇晶片間輸入/輸出的速度，以維持高容量網路和高性能電腦系統的頻寬需要。 當資料傳輸率達到每秒十億位元以上，資料在傳輸線上的傳送將面臨許多問題，最主要的便是高頻訊號在傳輸線上的傳送將受到傳輸線特性的影響而高頻訊號被衰減，衰減後的訊號到達接收端嚴重可能使資料流失，為了補償傳輸線高頻衰減的訊號，在本論文中提出在傳送端以預增強補償的方法抵抗資料在傳輸線上的損耗。 為了使晶片在不同操作環境下能夠正確動作，我們以雙向傳收的方式完成適應性預增強電路，在資料從發送端送入傳輸線前預先補償以抵抗傳輸線之高頻損耗現象。

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使用0.5V多重臨界電壓技術單相位時序(TSPC)動態邏輯電路於乘法器設計

本篇論文研究主要是探討動態電路使用BP-DTMOS/MTCMOS技術於全加器以及乘法器在功率消耗與速度的最佳化。 首先敘述CMOS技術的發展趨勢以及超大型積體電路低電壓操作的需求，並且介紹BP-DTMOS技術。第二章描述低電壓下使用BP-DTMOS/MTCMOS具有閂鎖(TSPC)以及沒有閂鎖(NORA)動態電路的操作原理，除此之外使用BP-DTMOS/MTCMOS技術的全加器電路也被敘述。第三章敘述一個動態邏輯電路以及BP-DTMOS/MTCMOS技術的（pipeline）TSPC乘法器電路。第四章則是結論與未來研究方向。