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運用彩色資訊之深度影像放大技術與視訊應用深度影像繪圖法

顯示技術的發展在平面顯示器上至今已相當成熟，而3D顯示技術將成為未來顯示技術發展的重點之一，由於二維視訊技術的成熟，未來3D顯示系統的發展必頇與二維顯示系統兼容，2002年ATTEST即提出一套2D/3D兼容的視訊系統，可讓使用者同時兼有2D與3D的視覺享受，其製作3D影像原理是利用拍攝一張深度圖與一張彩色圖，透過深度影像繪圖法(DIBR)合成出多視角的影像，然而，現今拍攝立體影像的方式其所消耗的成本相當可觀，不利於商品化，原因是深度攝影機必頇特別製做，價格昂貴，加上深度攝影機所拍攝的影像解析度遠不及一般的彩色攝影機，因此，本論文提出一套方法利用拍攝低解析度的深度圖，搭配高解析度的彩色影像，還原高解析度的深度資訊，再利用所得到的高解析度深度圖與彩色影像做視訊應用DIBR運算，合成多視角的影像，以供3D顯示器播放。 本論文演算法利用人眼JND特性估算出深度圖的邊緣判別門檻，做為區塊分割的依據，深度圖放大之後，透過JND門檻值判別該區是否為平滑區域，接著再透過高解析度的彩色影像對內插點與周圍已知點作區塊歸屬性的分析，最後將區塊的各個歸屬性做不同的分類，各自以其適合的內插法做深度圖未知點的估算，以還原高解析度的深度影像。接著我們提出一套視訊應用DIBR(DIBR for Video)做多視角影像的合成，我們改良了Non-Hole-Filling DIBR演算法，降低了原本演算法所需的運算量，最後以標準的cell base design flow完成DIBR for Video 硬體架構的實現。 關鍵字: 深度影像繪圖法、內插法、區塊分割、立體影像、多視角

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基於可見光之行車夜視系統的演算法與架構設計

在本論文中，我們提出一個基於影像處理的方法來設計一個低成本的車用夜視系統，這個系統用可見光攝影機擷取夜間路況，經過處理後，提供給駕駛者一個加強過後清楚的視訊，在我們提出的方法中包含了去雜訊與影像加強兩部分，去雜訊方面，依平均亮度分割圖片成亮暗兩部分，各自計算臨界值並用sobel邊緣偵測子執行邊緣偵測，得到邊緣後執行邊緣保留空間-時間去雜訊，影像加強方面，我們修改local gamma correction，以動態斜率線性轉換函數取代原有的指數函數，設定亮暗分界，調亮暗處，抑制亮處，並融入retinex的概念來微調局部對比。 最後我們將我們的演算法實現在FPGA測試版上，操作頻率是54MHz，其中內部暫存使用line buffer，並設計控制電路使得資料有規律的進出，以利簡化硬體實現。

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鍺半導體之光學增益模型與單層石墨之光電特性

本論文包含兩個主題。在第一個主題中，我們推導了鍺半導體的光學增益模型並探討鍺半導體在雷射應用上的可能性。透過未伸展形變與伸展形變鍺半導體之光學增益模擬結果，我們發現鍺半導體中之光學增益確實可經由雙軸伸張應力而獲得提升。然而，過大的伸展應力將會使鍺半導體之光學增益頻譜紅移，並造成1550nm區域之光學增益減少。透過本模擬計算，最佳的形變條件是1.25%的伸張形變，其最低之臨界輸入載子密度為4.35x1019 cm-3。 在第二個主題中，我們探討了單層石墨與奈米石墨帶之電子與光學特性。我們利用最鄰近緊束模型(Nearest neighbor tight binding model)計算其能帶結構。並根據此能帶結構，搭配緊束哈密爾敦之梯度函數，得到其吸收光譜。此外，我們也探討了奈米石墨帶之位相效應的問題。隨著位相角度的增加，越來越強大的邊緣電子模態會縮小奈米石墨帶之能隙。我們的計算結果顯示：邊緣電子模態受位相變化的影響是非常敏銳的，即使只有6.6°的位相變化也會造成很強的邊緣電子模態。

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運用內插法及求解可滿足性之大型布林函數二元分解法

在邏輯合成裡，布林函式的二元分解是一項非常基本的動作，大致上來說，二元分解是一種特殊的函式分解，他將函式分解成二個較小的子函式，而這兩個子函式經過一個具有兩個輸入的邏輯閘就相等於原本的函式。二元分解的品質好壞取決於變數的分隔，一個好的變數分隔使得二元分解後的兩個子函式變數交集少而且數量差不多。這種好的分解可以降低電路的複雜度，進而簡化實體設計。 之前的方法建立在二元決策圖上，當函式的變數增大時，常因記憶體容量不足而無法計算，此外，只能在變數分隔以後，才能判斷函式是否可二元分解，造成大量的運算。 基於上述的原因，我們提出運用求解可滿足性的方法來檢查函式是否可二元分解，如果可以被二元分解的，利用克雷格內插法求出子函式，最重要的是，我們將變數分隔整合進求解可滿足性的過程中，換句話說，在檢查是否可二元分解之前，不需先指定好變數分隔就可以進行檢查，如果是可二元分解的話，可滿足性求解器會產生一組可行的變數分隔，實驗結果顯示，可以將二元分解應用到大型函式上面。 另外，當多個函式分開進行二元分解時，會得到多個子函式，如果有些子函式跟其他的子函式相等或差一個反相器的話，這些子函式就可以被彼此取代。如此一來，我們可以將多個函式分解成較少的子函式，更進一步地降低電路面積。因此，我們考慮同時將多個函式進行二元分解，使得一些子函式可以被共用。在這篇論文當中，我們考慮多個函式的”或邏輯閘”二元分解。實驗顯示這項技巧可以用來降低電路面積。

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適用於二維格狀多處理器晶片系統之可容錯晶片內網路架構

本論文中，為了提高晶片內網路之可容錯性並降低其在容錯情況下的效能損失，我們提出兩種晶片內網路架構：1) 20-path router with BIST/SD/FI (20PR)：內建自我測試/診斷/錯誤隔離電路的路由器設計。2) Surrounding Test Ring (STR)，一個由外部對晶片內網路進行測試與診斷的架構。它們除了具有自我測試/診斷(Built-in Self-Test/Self-Diagnosis)和錯誤隔離(Fault-Isolation)的功能以外，還可以使用路由器中未損壞的部份以降低容錯情況下的效能損失，如此的架構可以讓系統運用其特性重新分配工作到無錯誤的路徑上以維持系統的正常運作。 在我們的實驗中，20PR內建的自我測試診斷電路可以在117個週期時間中測試完畢，而STR可在144~376個週期中測試完畢。使用20PR的晶片內網路須付出15.17%的額外硬體成本，而使用STR的則需付出8.48%~13.3%。而在效能的方面，在我們的實驗中，與傳統將整個錯誤路由器關閉的作法，需重新配置的封包在20PR中降低了75.68%~83.29%，而在STR中降低了68.33%~79.31%。而系統的延遲在20PR中降低了7.25%~24.57%，在STR中則降低了4.86%~23.6%。實驗的結果呈現出來我們提出的可容錯晶片內網路架構可以有效的減少錯誤晶片內網路的效能損失。

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具快速前傳技術之非同步電路設計

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在廣播壓縮環境下降低全速掃描鏈測試時發射週期功率之技術

電源供應之雜訊導致的良率損失是即時掃描鏈測試正受到的一大挑戰。測試期間過度的轉換行為導致異常的IR下降並且可能引起無缺陷電路在延遲測試時被誤判。通常，我們能使用X填充技術解決這個問題。 另一方面，隨著IC的大小日益劇增與IC製造技術演進，測試圖樣的數量也爆炸性的提昇。因此，測試資料壓縮變成必備的。通常，測試壓縮技術被分類成三種：代碼式、線性解壓縮器式以及廣播式。 本篇論文是第一篇去嘗試降低廣播式壓縮環境下全速掃描鏈測試時的電源供應雜訊，提出的核心方法是X片段開啟技術，其中包含了掃描鏈插入偏移之硬體架構及產生偏移配置之演算法。利用被開啟的X片段，增進以X填充降低發射週期轉換行為的效率。 實驗中使用ISCAS89及ITC99基準電路來驗證本篇論文所提出的技術之效能。我們能看見所有電路的發射週期加權轉換行為被降低了30%，而導致的資料量上昇不超過5%。

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從電壓分配到平面規劃之多重電壓晶片設計流程

隨著製程進入奈米時代，功率消耗呈現劇烈地成長，因此過度的功率消耗成為晶片設計上之重大挑戰。如果急劇成長的功率消耗現象仍舊不見趨緩，晶片之溫度將會過熱，更進一步，晶片之功能將會失效。為了抑制功率消耗的成長，多重電壓設計﹝multiple-supply voltage design﹞方式因此被提出且被廣泛地應用於動態功率的降低。簡單地說，多重電壓設計是省電與效能之間的取捨；在省電的同時，有可能危害到晶片的效能。因此如何在這之間做取捨，是非常重要的課題。多重電壓設計模式緩和了動態功率的消耗，但，同時，它也帶來許多更嚴苛的晶片設計挑戰，尤其在電壓配置、平面規劃及電源網路合成上。因此，為了處理如此複雜的多重電壓晶片設計，一套完整的設計流程將不可或缺的。 在此篇論文中，我們提出一個多重電壓設計流程﹝由電壓配置、平面規劃至電源網路合成與調整﹞，此流程共包含了三大部分：﹝一﹞電壓配置與多重電壓導向之平面規劃、﹝二﹞平面規劃後之電壓島形成、及﹝三﹞平面規劃後之多重電壓導向電源網路的合成。 在這系統裡，我們首先發展一個以動態規劃﹝dynamic programming﹞為基礎的電壓分配技術。在符合高效能的要求下，此方法能得到最佳或近似最佳解。在電壓分配步驟之後，我們將產生電壓轉換器，針對於那些需要電壓轉換的連線，這些連線通常連接著不同電壓的電路元件。而後，我們執行電源網路導向的平面規劃，來對多重電壓設計之電路進行平面規劃與擺置的動作。 緊接著，我們提出電壓島形成之問題，在此問題裡，我們更深入考慮了電壓轉換器與電源網路規劃之議題。為了解決與處理這問題，我們運用整數線性規劃﹝integer-linear programming﹞技巧來發展數學模式，此模式包含﹝一﹞電壓轉換器考量之連線估計，﹝二﹞電壓島群聚之不等式及﹝三﹞電源網路繞線資源之不等式。 又，我們發現先前電源環合成之缺陷，因而發展出新的模組。先前電源環總是被考慮成封住電壓島的「四方形」，但，我們發現，此種假設缺少了實用性，因此，我們將電源環考慮成封住電壓島之「多邊形」。這新的假設將使得電源環之估計更顯精準，且電源環之合成更顯實際。我們提出一套演算法流程，其中包含﹝一﹞快速電壓島之電源環搜尋演算法，與﹝二﹞快速電源環之修整最佳化演算法，以力求電源環之完整性。

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高壓N型金氧半電晶體對於源極與基極佈局參數對靜電放電特性的研究

在本研究中，分析了高壓N型金氧半電晶體元件在靜電放電發生及元件在高電壓導通時的電流與電壓特性。靜電放電防護的旁通電晶體在應用於大尺寸的通道寬度時，必須以多指狀結構(multi-finger)來佈局(Layout)，以提高旁通電晶體的佈局效益。然而由於N型金氧半電晶體具有明顯的驟回崩潰 (Snapback Breakdown) 特性，以及多指狀結構佈局上每一根相對於基體 (Substrate) 中N型橫向寄生雙載子電晶體與連接至基極的等效電阻之不同，在靜電放電衝擊下造成多指狀結構N型金氧半電晶體，不會同時導通來旁通此一靜電放電電流，卻是集中於部分指狀N型金氧半電晶體。此N型金氧半電晶體不均勻導通的現象使得靜電放電耐受度無法隨著增加元件通道寬度尺寸增大而線性增加，造成靜電放電防護電路設計的困難。 此篇論文主旨在改變源極與基極的佈局參數在多指狀結構N型金氧半電晶體。並據以找出高壓元件靜電放電最佳化的佈局規則。並增強其靜電放電耐受度。因此我們設計了不同佈局參數的元件，再利用傳輸線觸波產生器量測觀察其靜電放電均勻度。本研究實驗及分析的結果，可以作為未來高壓元件在更深入研究與設計時的重要依據。

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奈米螺旋碳管電性之先導性研究

奈米螺旋碳管因具有特殊的三維立體結構，故近年開始廣泛被討論及研究。 本研究希望利用建立一簡易量測流程來測量碳管的電性。首先使用介電泳的方式來快速的組裝元件，使碳管跨接於兩電極之間，再用光學顯微鏡觀測附著的情況，再來量測直流特性及高低頻下之電性，最後藉由電子顯微鏡來觀測螺旋碳管的基本型體構造。 實驗中所用來組裝的電壓約為0.8~1.2V/um，操作頻率為1~10KHz，跨接的碳管其長度約5~12um之間，測量的電阻率約1~13X10-3Ωm，高頻下其目前量到的特性為電容性。 本研究希望藉此為碳管之後發展微電路上做一初步的探討，並相信未來螺旋碳管能有好表現。