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調整曝光時間與表面微結構改善光罩上之電子束微影

隨著半導體工業的快速發展以及積體電路製程上的微縮，微影技術是推動著莫爾定律繼續前進的關鍵技術，極紫外光微影(Extreme Ultraviolet Lithography, EUV)與電子束微影(Electron Beam Lithography, E-beam)是未來勢在必行的發展技術。極紫外光有著比深紫外光(Deep Ultraviolet Lithography, DUV)更高的解析度，但相對的其所使用的光罩之解析度要求也更高。因此如何繪製高解析度的光罩圖形便是一個重要的課題。 本篇論文的主要貢獻可分為兩部分：首先我們藉由觀測微影圖形的尺寸與品質以及微觀下電子的運行機制，設計出在微影製程中較為理想的光罩基板，有效改善了電子束微影中的鄰近效應(Proximity Effect)，此效應即是限制電子束解析度的關鍵因素。接著則是對電子束微影的曝光策略作了初步的探討，包括降低電荷累積所造成的影響以及曝光時間的計算與設計。 微影圖形上依據 ITRS(International Technology Roadmap for Semiconductors 國際半導體技術藍圖委員會)標準使用線型圖案的線寬(Line Width, LW)作為評估標準。除此之外，為了分析電子注入基板後的運行機制，我們利用圈環法(Doughnut Method)實驗求得電子束的曝光強度分布。 以此分析流程，在光罩基板上設計不同結構並進行一系列的實驗。首先，我們發現利用沉積二氧化矽薄膜可有效降低光罩上電子束微影的鄰近效應，使微影出來的圖形更接近於設計圖形。探究電子注入基板後的物理現象，發現二氧化矽薄膜能夠有效地降低電子束的背向散射能量，使得曝光圖形外的額外曝光降低，集中電子束的能量分布範圍。 接著我們改變吸收層(鉻薄膜)的厚度，發現當吸收層增厚後，其鄰近效應變得更為嚴重。在電子曝光強度分布上探究造成此現象的原因，發現吸收層厚度的增加會提高背向散射電子能量的比例，造成曝光圖形外額外的曝光。 綜合實驗結果，可歸納出在微影製程中較為理想的光罩基板條件：上方沉積一層二氧化矽薄膜，用以降低背向散射；較薄的吸收金屬層以避免增加背向散射電子。 此外，我們還發現由於光罩下方是絕緣體的緣故，因此其會有嚴重的電荷累積效應，造成其電子束曝光強度分布在疊加上容易偏離線性。為了改善此一現象，我們對於電子束曝光策略也做了初步的探討──我們發現利用盡量接近於臨界曝光值的時間去曝光能夠有效改善此一現象。 最後，我們在經過計算之後，針對曝光圖形上的每個曝光點作個別的曝光時間調整，成功的在厚度為300奈米的電子阻上微影出長寬分別為53奈米與19奈米的長方形圖案。

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超薄金氧半結構電容-電壓與電流-電壓特性之量子力學模型與驗證

本研究分為兩大部分。在第一部分中，提出了一個新的統計物理模型，用於計算二維電子氣之態密度，並提出較精準的表面位能近似方法，用於計算金氧半結構在積累、強反型區的量子效應。本研究使用指數函數來近似表面位能並解得表面量子化能階，此外，採用了不準確原理和動量空間中的薛定鍔方程來估算在二維、三維過渡區的態密度。模擬的結果顯示出我們所提出的近似方法以及態密度理論可以有效的解決先前研究的兩大問題：因為使用線性函數來近似表面位能所造成不可忽略的誤差，以及由二維態密度過渡到三維態密度中所產生的態密度以及電荷濃度分佈的不一致性。 　　在第二部分，我們透過實驗量測出不同氧化層厚度的超薄金氧半結構的電容-電壓和電流-電壓特性曲線。超薄氧化層結構中的氧化層是由陽極氧化法生長，而厚度之測定是藉由對比量測所得的電容-電壓曲線與理論的電容-電壓特性曲線，其氧化層厚度介於1.8奈米到2.8奈米之間。而在另一方面，自撰程式模擬的電容-電壓與電流-電壓特性，主要是基於以下原則：1.應用本研究第一部分提出之理論 2.用修改過的Tsu-Esaki模型計算氧化層穿隧電流 3.計算出不同閘極偏壓時，準費米能階與熱平衡費米能階的能量差異，從而算出複合-產生電流 4.考慮閘極周圍的邊際電場效應。模擬的結果與實驗對照顯示出我們的理論模型成功的解釋了超薄金氧半結構的電容-電壓與電流-電壓特性曲線。這是世界上能第一個可以定性說明並量化模擬超薄金氧半結構的的深空乏電容-電壓關係與其特殊的電流-電壓特性曲線的研究。

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超高畫質高效能視訊編碼器晶片之演算法及架構設計

視訊日益廣泛地運用在各種不同的應用情境中。以網路頻寬而言，預計2014年九成的網際網路頻寬都將用來傳遞視訊信號。為了求得更真實的廣視角體驗，未來視訊解析度的要求也將提升到7680x4320p的超高視覺(SHV)解析度。在此超高解析度下，目前的H.264/AVC視訊壓縮技術將無法提供足夠的壓縮率。次世代的高效能影像壓縮標準(HEVC)將比前一代的H.264/AVC高出52%的壓縮能力，足夠提供4320p的壓縮能力。然而，其對於記憶體頻寬的要求與複雜度均大幅提高，需要有新的硬體架構設計法則。 在本篇論文中，我們提出了一單晶片HEVC視訊編碼器的硬體設計，我們針對記憶體頻寬與複雜度，提出了高複雜度的模式決定演算法，3層記憶體階層架構，以及畫面層級過濾流程。此視訊編碼器最高能提供8192x4320p畫素的即時每秒30張的編碼能力，使用28奈米製程製作，總面積為25mm2 , 8350K等效邏輯閘。比較之前所提出針對H.264設計的系統，在同樣的品質下，我們所提出的系統可節省62%的頻寬。

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砷化銦鎵量子點/環紅外線偵測器之磊晶成長製作及其特性之研究

在此篇論文研究中，藉由原子力顯微鏡、掃描式電子束顯微鏡以及光激發系統來研究砷化銦量子點以及砷化銦鎵量子環的光學特性及表面形貌。為了在分子束磊晶機台中得到比較好的成長條件，像是成長溫度、五族氣體流量等許多不同的參數將在此論文中進行探討。之後將以最佳化的參數對於量子點以及量子環紅外線偵測器進行成長。此外，在這篇論文中另一個主要的目的就是改善紅外線偵測器元件的特性，像是響應值、操作溫度等。為了達成特性改善的目的並且不讓元件的結構變得複雜化的前提之下，我們提出以表面電漿結合量子點紅外線偵測器、氨氣的電漿處理、以及矽摻雜的量子井插入層來進行元件特性的探討。其中表面電漿結合量子點紅外線偵測器除了讓響應特性改善之外更可以作為特定波長偵測之用，可使得焦平面陣列紅外線偵測器的整合較為簡單。利用氨氣的電漿處理則是可以消除由於製程或是自然氧化下所產生的缺陷，這些缺陷會使得元件的暗電流較原先來的高，但在經過電漿處理後，元件的暗電流平均可以下降10到100倍，如此可以用來提升元件的特性，包含響應以及操作溫度等。然而由於暗電流仍舊會隨著溫度而快速的上升，所以光是依靠製程上面降低暗電流並無法大幅提升操作溫度，於是利用量子井作為額外的載子補充層的紅外線偵測器在此論文中被提出並進行研究，傳統上的光載子的訊號主要是從兩端有矽摻雜的電流接觸端所貢獻，但對於離其較遠的內部量子點而言，此種填充的效率並不高。於是乎把輕微摻雜矽的量子井放中原先結構中間最作為載子補充層既可不複雜元件結構又可以大幅提升元件的操作溫度至230K。對於此種利用量子井作為載子補充層的結構，我們也利用模擬、光暗電流以及穿透式電子顯微鏡的分析來架構其高溫操作的理論雛型。最後，利用量子環結構，也成功的將偵測較微小能量的兆赫偵測器給製造出來。其可偵測的頻率為1.7兆赫，即為波長175微米左右的能量。

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適用於寬廣操作電壓下容忍製程變異處理器之可容錯正反器與標準元件庫設計

由於消費者的需求，目前手持式裝置的功能愈來愈強大，然而有限的電池容量無法因應耗電量過大的問題；根據裝置目前所需的效能需求，使用動態電壓頻率調整的技術可以有效降低能源消耗，但在愈來愈先進的製程中，因為電晶體面積及臨界電壓的下降，變異的發生將更嚴重影響電路效能，甚至使電路失效。 本論文設計了一個能操作在0.4v的元件庫，能夠確保在低電壓操作下邏輯的正確性。而為了因應低電壓下變異對電路造成的影響，本論文提出了時序錯誤復原正反器，能夠使變異對電路造成的影響被消除，進而提升電路的效能。模擬結果顯示所提出的方法在各個測試電路，包括Leon3處理器中都能得到更佳的能源的使用效率。

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應用於非同步與同步電路設計之混合式系統單晶片的功率與時序最佳化方法

系統單晶片為一種積體電路設計，其整合數個功能模組至一個晶片，形成完整的系統以實現使用者的需求。近年來，有越來越多系統單晶片的設計裡混合地使用非同步與同步電路為基礎的功能模組；晶片設計者們將這兩種類型的功能模組放置於同一個晶片裡，期望非同步電路能有助於製造出高效能的晶片。另一方面，製程的進步使得晶片設計者們能在相同尺寸的晶片裡放置比以往更多的功能模組；然而，放置更多的功能模組所付出的代價則是增加了晶片功率的消耗，晶片設計者們被迫在功能性與功率消耗上取得一個適當的平衡點。如何降低功率消耗也因此成為系統單晶片設計裡的一大挑戰。 對於這樣的功率問題，一種直接的處理方法則是去降低各功能模組的功率消耗；考量到混合地使用非同步與同步電路的系統單晶片，此論文提出兩個功率最佳化的方法，一個用於降低非同步電路的功率消耗，另一個用於降低同步電路的功率消耗。對於非同步電路，基於樣板的設計方法是一種常見的作法，其原理是透過事先設計的電路樣板來處理電路元件之間的通訊，以實現非同步電路的設計自動化；由於電路元件之間的通訊行為是電路樣板所事先定義的，所以，電路樣板的設計會大幅地影響所設計出的非同步電路的功率消耗以及其效能的表現；因此，此論文研究電路樣板的設計，並提出一個新的電路樣板設計；透過這個新的電路樣板，對於非同步電路的管線化設計的電路，能夠有效地降低電路裡因為突波的產生而造成的功率消耗。而對於同步電路，元件尺寸最佳化及臨界電壓分配這兩項技術是產業界的低功率設計流程裡常見的技術，這兩項技術在積體電路完整的開發流程裡也被廣泛地用來降低功率消耗；基於這兩項技術，此篇論文提出了一個系統化的最佳化流程，這流程裡會同時採用此兩項技術來降低電路的漏電功率消耗；為了進一步加速這整個最佳化流程，此論文另外也提出一個在不失去最佳解的情況下來降低問題複雜度的方法，以及兩個有效的平行化方法。 雖然上述的方法能夠降低電路裡功率的消耗，現代的晶片設計裡普遍在後期設計階段裡會經歷多次的工程修改命令；如此，電路很容易違反最初的時序規範，有鑑於此，此論文進一步提出兩項工程修改命令的時序最佳化方法：第一項是源自於電路合成時的技術映射的方法，憑藉重構子電路來修復整體電路的時序；第二項是源自於時鐘樹設計時的時脈規劃的方法，利用製造時鐘樹上時脈的歪斜來修復整體電路的時序。對於上述所提出來的各種方法，此論文都已進行實驗分析以顯示這些方法的有效性。在最後的部分，基於這些研究成果，此論文列舉了一些未來可能的研究方向。

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Flow Entry管理機制於網路負載平衡架構之OpenFlow網路

現今基於OpenFlow網路的負載平衡機制中，鮮少考慮每一個OpenFlow交換機有限的flow entry 數目，然而這個將限制其負載平衡機制運作於現實環境當中。本篇論文提出一個基於負載平衡網路架構下之flow entry的管理方法，此機制將監督flow entry的使用情形。在我們提出的機制下，我們設計一個flow pusher模組在OpenFlow controller - FloodLight上，這個模組將會運作於負載平衡的框架下並用來識別和移除閒置的flow entry數目。 此模組將會為每一個flow entry設定一個timeout用來偵測和刪除過期的flow entry。此外我們也建立了一個配對表用來記錄那些基於負載平衡演算法運算後的結果，然而這樣的用意在於我們可以將那些有關於TCP protocol的連線因為timeout而被移除但卻尚未終止的連線將其復原。一旦有關於TCP的連線的flow entry因為任何一種timeout在交換機中遭到移除，我們可以利用這個機制去重新將其寫入交換機中的flow table 中。 我們提出的機制將被用於驗證評估TCP 伺服器負載平衡上的連線結果，並且也驗證其flow entry數目的變化量。

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嵌入式多媒體記憶卡驗證環境實作

隨著晶片設計日趨複雜，如何驗證產品功能，確認其表現符合預期，這已變成一項挑戰,對驗證工程師來說，最重要的議題是：如何快速模擬系統同時達到功能性 測試的高含概率。如此一來，使得IC業界可以縮短新產品上市時程，提升產品競爭力。 本論文設計並實作一個階層式，基於物件導向語言SystemVerilog的驗證環境，利用其物件導向的特性，提高程式碼重複使用率，不僅加速驗證程序、也簡化測試程式撰寫的複雜度；利用SystemVerilog中的Constrained- Random Stimulus Generation 功能，在有限的集合中隨機產生測試向量，以提高找到電路錯誤的機率，使驗證更加完整可靠。 嵌入式多媒體記憶卡(Embedded MultiMediaCard) 是一個具有美好前景的規格，有鑒於此，我們設計實作一個具上述優勢的驗證環境，提出一套匯流排功能性模組(Bus Functional Model)，希望幫助設計者更有效去開發產品，進而促進IC設計產業的發展。

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適用於物聯網系統之可編譯低延遲密碼協同處理器

本篇論文提出一應用以處理器為基礎設計的多模式(包含NTRU、TTS、Pairing)公開金鑰密碼學(PKC)演算法之硬體實現。可視為針對應用高強度硬體輔助設計之PKC於物聯網系統資料安全系統中跨出的一大步。藉由供應、運算、維持、一般管理中大幅度降低成本的現象和傳統認為PKC在物聯網中的感應器太過耗費資源的問題形成強烈對比。除此之外，相對於對稱性基礎演算法，PKC演算法需要極為少的金鑰交換管道而達到低耗能的結果。因此，我們最主要目標在於設計適用於物聯網系統應用之以處理器為基礎的PKC引擎. 在這篇著作中發表一具低延遲與可編譯性之加解密協同處理器。包含了硬體架構的設計和對應的指令集設計。為了能達到低延遲之效果，平行處理密碼學運算之特定的運算單元變得不可或缺，除此之外，在加解密協同處理器中運用智慧型的管理機制能達到48%的加速效果。在指令集的部分，多面相的指令設計讓擴展其使用時的彈性限制，而系統管理的指令，如迴圈控制指令，對整體效能提升甚有幫助。最重要的是，我們所提出的協同處理器能透過主人端與僕人端的通道在SoC的系統中進行驗證。在台積電90奈米的製程中，針對所提出的協同處理器的晶片中，整個晶片在200MHz的頻率下，其大小為1.40毫米乘1.40毫米，其中核心的尺寸為0.92毫米乘0.81毫米。為了能夠達到進一步的系統晶片驗證，我們採用了CIC所提供的MorPACK平台來完成可編譯邏輯器的實現與晶片在真實SoC系統的驗證。

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以多項性生理訊號早期預測急性中風病患預後

腦中風是世界上造成死亡或失能的主要原因，耗費的醫療照護成本相當巨大。若能盡早預測腦中風病患的復原結果，能夠幫助診斷、及時提供有效的治療。有很多研究試著要找出能夠預測腦中風預後的因子，但目前尚未有明確的定論。 腦中風如果影響到腦幹的部分通常預後較差，因為腦幹負責調節許多重要的機能，包括控制心跳和血壓的自律神經系統。因此，心跳和血壓理應能夠反應中風後腦部的狀況。目前已經有一些研究是從心電圖和血壓訊號中找腦中風預後的預測因子，大部份都採用線性的分析方法，如二十四小時心跳的平均值和標準差。但由於心跳和血壓的調節包含非線性特徵，線性模型可能不足以描述復雜的人體機能。 本論文的目標是要用生理訊號預測急性中風病患的預後。我們提出一套完整的流程，要用心電圖和血壓訊號預測中風病患的三十天後的預後結果，並採用多尺度熵（Multiscale Entropy, MSE）分析方法，觀察信號複雜度和中風預後的關聯。分析結果顯示，預後較好的中風病患，信號複雜度明顯地高出預後較差的中風病患。而且我們只需使用兩個小時的心電圖和血壓訊號，即能找出此結果，這在臨床使用上是較為實際且有效率的。本文的研究結果顯示，用多尺度熵分析心電圖和血壓訊號，可以早期預測急性中風病患的預後。