臺灣大學電子工程學研究所學位論文
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本篇論文中，我們討論了在氧化鋁/二氧化矽/碳化矽堆疊元件中，存在兩種缺陷輔助穿隧電流導通狀態的現象。在高介電常數/二氧化矽疊層金氧半電容元件中，我們相信在高介電常數介電層製備中產生的氧空缺缺陷，對於缺陷輔助穿隧電流有著很大的影響。我們的研究中使用寬能隙材料做為基板，利用其為數甚多的介面缺陷以增強缺陷輔助穿隧電流兩態現象，使這個現象能清楚的被觀察和研究。接著我們調變不同的介電層製程條件，研究對這個電流兩態現象有何影響。我們量測電流–電壓特性時發現所有的元件皆有這種電流兩態現象。對於缺陷輔助穿隧電流而言，利用硝酸氧化所得氧化鋁製成的元件，其電壓閾值較利用陽極氧化所得氧化鋁的元件來的小。此外，前者可施加正電壓使其重設回原來的狀態而後者則否，且前者的復位電流很小。同時，二氧化矽製備中缺少紫外光照射的元件有著比有被紫外光照射的元件還要快的復位速度。這些結果顯示製程條件影響我們的氧化鋁/二氧化矽/碳化矽堆疊元件的電流特性甚鉅。在進一步的研究重設過程的實驗中，我們證實缺陷輔助穿隧電流的兩態現象與氧化鋁中的氧空缺有關。是一個中性的氧空缺接收以及釋出電子的過程。我們監控狀態‘1’的電流時發現它會隨著時間而上升接近狀態‘0’的電流型態，接著飽和。但其飽和時的電流大小仍然與狀態‘0’的電流有所區別。這表示於狀態‘1’時，電子穿隧於介電層中的缺陷的機率與狀態‘0’仍然有差。此外，元件展示出來重複操作的耐久性顯示其利用在記憶體元件的潛力。
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隨著積體電路(IC)操作速度的大幅提升，與日益複雜的電路架構和密集封裝，電磁干擾(EMI)的問題日趨嚴重。電磁干擾產生由干擾源、干擾源傳輸路徑、輻射天線構成，為了有效的抑制電磁干擾，找出干擾源並消除它總是最有效率和低成本的解決方式。在現代的電子產品中，最大的干擾源大部分來自於積體電路的快速切換電流，為了快速精確地偵測此種類型的雜訊源，國際電工委員會(IEC)制定了IEC 61967標準系列，而其中的IEC 61967-3和IEC 61967-6標準為近場電磁場量測方法，其可提供詳細的IC表面電磁場分佈，表面電磁場分佈與電壓和電流傳輸路徑有關，電子工程師可依此資訊，快速的找出干擾源來debug電磁干擾。此兩種標準中的關鍵設備是近場量測探針，因此於此篇論文中，我們回顧過去與近場探針相關的論文並探討這些探針的優缺點，主要分別為電子式和光學式探針，更近一步的提出兩種創新的電子式磁場探針架構: 首先介紹數個以低溫共燒陶瓷製程製作，具低成本和堅固耐用特性的新型單端近場磁場探針。為了抑制電場耦合，將平行C形金屬帶和其變形插入探針前端的迴路區來形成多種共模高通帶拒濾波器，這些具有此種濾波器的探針擁有極好地寬頻電場抑制，我們稱其為高電場抑制探針，依序命名為A至D型，在全部單端探針中，迴路孔隙尺寸皆為100微米長和400微米寬，而由迴路接收到的訊號經由一外徑為0.047英吋的半硬式同軸線傳輸到量測儀器，且使用具低損耗和良好屏蔽特性的覆晶技術來連接在低溫共燒陶瓷中的探針頭和半硬式同軸線。我們將探針放置在一寬度為2000微米的微帶線上方來量測探針特性，對一個根據舊設計實現的對照組探針來說，頻率範圍從0.05到12.65 GHz，其電磁場隔離度大於30 dB，而對具有雙平行C形金屬帶的A型探針來說，頻率範圍從0.1到11.05 GHz，其電磁場隔離度大於35 dB。將C形金屬帶的一端短路到地，可得一C型探針，在電磁場隔離度大於30 dB的條件下，其操作頻率範圍可擴大到0.05~17.8 GHz。具附加的佈局變化的D型探針，在頻率高達10.9 GHz時，其電磁場隔離度仍可超過40 dB。當微帶線金屬表面和迴路最下緣間的距離維持120微米時，這些探針的空間解析度可達到140微米。與對照組探針比較起來，新型探針的校準因子(CF)僅稍微增加。 其次，為了達到高空間解析度，傳統式探針必須縮小迴路尺寸，然而，較小的迴路會導致探針的靈敏度變低，除此之外，迴路尺寸總是受限於製程的最小線距。另一個問題是當非對稱電場耦合到探針時，即使探針結構是對稱的，此耦合電場仍不能完全抵消，為了解決這些問題，在本論文中，我們提出一具有三種空間解析度的空間差分式近場磁場探針，此探針頭部也是以低溫共燒陶瓷實現並包含一單圈迴路和一雙圈迴路，單圈迴路被雙圈迴路包夾，而此兩迴路被兩屏蔽地金屬板包覆來形成一三層板結構，此兩迴路接收到的訊號經由兩帶線和SMA接頭輸出，同樣地使用覆晶技術連接探針頭和帶線來完成組裝。使用一組抗為50歐姆和寬度為436微米的微帶線來量測探針特性，因為兩個不同的迴路位於微帶線上方不同高度處，所以探針的兩輸出埠會有不同的空間解析度，而接收訊號被差分輸出時，此差分式探針會有更高的空間解析度，當與一空間解析度可與差分式探針媲美的平衡雙負載式探針比較時，藉由電磁模擬可發現因為兩迴路同時接收相似的電場，所以當執行差分操作後，所提出的差分式探針可以很好地抑制側邊電場耦合
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因為製程的演進，晶片內部的時脈也越來越快，但是晶片與晶片間的傳輸速度卻相對的進步緩慢。因此，設計出一個高速的傳送接收器變成一個重要的課題。 本論文提出了一個高速且低功率耗損應用於晶片間傳輸的電容耦合式接收器，在第一顆晶片裡包含了一個耦合電容(75fF)、一個低擺幅脈衝接收器，以及一個限制放大器。在此種電路架構裡面，信號是以脈衝波形在傳輸線中做傳送，透過電容值的選取，可以有效的控制脈衝波的振幅和長度，以降低ISI，此晶片可運作在12Gb/s速度。脈衝波形經由傳輸線傳遞後再由低擺幅脈衝接收器作訊號回復至NRZ訊號，同時此脈衝接收器也具有低頻補償的功用。在第二顆晶片裡改進了第一顆，使用了線性補償，包含了一個限制放大器、一個低擺幅脈衝接收器、一個線性放大器和一個加法器已達到20Gb/s的操作速度。在第三顆晶片，是做了一個低靜態電流、無輸出電容的低降壓穩壓器，目的是為了能夠提供穩定的電壓源給傳輸晶片系統使用。 第一顆晶片是用TSMC 90nm RF CMOS 製成再做驗證並製作出來，晶片面積為0.135mmX0.056mm。第二顆晶片是用TSMC 90nm UTM CMOS製成再做驗證並製作出來，晶片面積為0.071mmX0.214mm。由模擬結果可以看出第二顆晶片改進了第一顆晶片。 最後，我們也設計了一顆低降壓穩壓器在TSMC 0.35um CMOS製成，做驗證並製作出來，晶片面積為0.477mmx0.742mm。低降壓穩壓器最大負載電流170mA，輸入電壓源(2~6V)皆能穩壓在設定的電壓值，模擬驗證結果在附錄中。
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本文主要探討紅外線熱輻射器效率增強之方法，並將影響發射效率之相關參數最佳化，而後將此高發射率之元件應用於微小化的二氧化碳偵測系統。首先將元件的基材薄化並設計電極圖形以聚集熱源，減少基材對熱的吸收，而後探討元件上層金屬的厚度以及孔洞面積之分佈對於發光效率的影響，並找出最佳之參數，最後結合金屬奈米粒子於週期性孔洞後更加提升了元件的發射效率。結合這些最佳值所做出來的紅外光熱輻射器其發光效率較原始熱輻射器之效率高出76 %。接著將此高發射效率之熱輻射器應用於自行設計之微小化二氧化碳偵測系統，結合放大電路加強訊號及反射鏡組延長吸收路徑，偵測的靈敏度大幅提升，得到相當線性的氣體濃度與測得訊號之趨勢，並建立一之可信賴資料庫。因此，本研究實現了一微小化且穩定的二氧化碳偵測系統，未來可應用於環境安全及健康照護，對於可攜式氣體偵測系統之發展也相當有幫助。
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在高速數據串列傳輸的應用上，為了能夠偵測並且加以修正因為傳輸通道非理想特性而造成的錯誤，在傳輸時常常會將原來欲傳輸的訊號，編碼成帶有特殊樣式的錯誤更正碼，對抗來自於通道中的隨機錯誤或是叢集錯誤所帶來的影響。爾後透過解碼，偵測其接收的訊號中錯誤位置的所在，並且加以修正，以得到原來乾淨的訊息。里德所羅門碼，便是其中一種能夠偵測，並且加以更正的錯誤更正碼。 在晶片實作中，為了同時兼顧高速傳輸的需求，以及符合晶片中心對於下線面積的限制，我們實現了規格為(n,k,t)=(15,9,3)的里德所羅門編解碼器，在傳輸的15個符號單位中，其中有9個符號是原始訊息，且可更正至多3個符號的傳輸錯誤。在實作上使用TSMC 0.35μm 2P4M CMOS製程，電源供應為3.3 V，電路的速率可以達到125 MHz，晶片總面積為1.462 X 1.462 mm2，總功率消耗為197.3 mW。晶片量測採用國家晶片系統設計中心的混合訊號自動測試機台，驗證本晶片功能的正確性，並且將此里德所羅門編解碼器用於高速串列傳輸系統。 在高速串列傳輸之里德所羅門編解碼器系統實作中，使用Xilinx公司的ML507 Evaluation Platform做為開發平台，並且制定同步高速串列傳輸系統通信協議。定義一個框架為120位元，其中有4個同步位元，84個資料位元，以及32個錯誤更正碼冗餘位元。實現此通信協議使用以下模組，包含擾碼器和解擾碼器、里德所羅門編碼器和解碼器、交錯器和解交錯器、跨時脈域雙埠記憶體、同步位元對齊模組、串列器和解串列器。系統測試則使用迴路測試以及光纖通訊系統測試來驗證系統的正確性，成功實作一個可調整線速率範圍在3Gbps到5Gbps的高速串列傳輸之里德所羅門編解碼器系統。
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隨著製程的進步，今日的電子產品對於影音檔案的傳輸量與傳輸速度的要求愈來愈高，序列式高速傳輸介面如PCI Express、HDMI和DisplayPort近來被廣泛的使用，因此在這些介面中使用高速的傳送器和接收器成為下一個高清顯示世代的趨勢。 本論文提出一個多速率且具有自動選頻技巧之交流耦合接受器，此接受器可支援DisplayPort Version 1.2規格中的1.62 Gb/s、2.7 Gb/s和5.4 Gb/s並新增一個擴充規格的資料速率8.1 Gb/s。在接受電路方面，此系統實現了一個寬頻的交流耦合連接電路，此電路使用了一個脈衝轉換器將脈衝訊號快速地轉換為不歸零資料。在資料回復方面，此系統使用半速率架構的時脈資料回復電路，所以在迴路中採用半速率的線性相位偵測器和半速率的頻率偵測器，分別用來鎖定相位和頻率。此系統採用一個多頻帶的壓控震盪器以支援規格中的三種資料速率及降低壓控震盪器的增益。由於壓控震盪器需要控制訊號以選擇正確的頻段，此頻段選擇器能夠自動且迅速地偵測資料速率並提供控制訊號給壓控震盪器。 此系統實現於台積電90 nm 1P9M CMOS製程，當輸入資料速率為5.4 Gb/s時，其回復資料抖動為20.2 ps(峰對峰值)及3.15 ps(方均根植);其回復時脈抖動為15.1 ps(峰對峰值)及2.13 ps(方均根植)。1.62 Gb/s、2.7 Gb/s和5.4 Gb/s的位元錯誤率皆通過10-12的測試。當系統操作於1.2伏特的電壓下，不計算輸出緩衝器的功率消耗為90毫瓦。此晶片總面積為1 mm2，電路有效面積為0.23 mm2。
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在本篇論文中，著重在研究將高介電材料與其製程整合以介面處理以及微縮等效氧化層厚度之方式應用於(i)金屬-氧化層-金屬(金氧金)電容與(ii)鍺通道金屬-氧化層-半導體(金氧半)場效電晶體。 由於傳統矽通道互補式金氧半元件尺度微縮面臨了物理限制，需使用其他新穎材料來提升元件效能以利製程微縮。高介電材料整合於高遷移率基板做為閘極堆疊層逐漸受到了重視，高介電材料/鍺通道的閘極堆疊層被期待能應用於十奈米節點之後。此外，高介電材料的採用在動態隨機存取記憶體元件已是必然的趨勢。 在論文的第一部分，主要探討即場式水預處理於鉑電極對二氧化鉿金氧金電容的效應。在氫氧化的鉑表面上，有機金屬先驅物能有效與氫氧基鍵結，有利於二氧化鉿以原子層逐層組裝的方式進行沉積，亦抑制了以單斜晶為主要晶相的多晶化表現，並減少了二氧化鉿中的氧化層缺陷，呈現較佳的二次電壓係數為499 ppm/V2，亦能降低二氧化鉿表面的粗糙度，改善漏電流至4.8×10-8 A/cm2。進而將二氧化鉿導入至二氧化鋯氧化層中，以穩定其四方晶相。預水處理的效應影響了二氧化鉿鋯薄膜中的結晶成分比例，在120循環預水處理過鉑電極上的二氧化鉿鋯薄膜，其四方晶對單斜晶的比例較高，具有介電常數為34與等效氧化層厚度為1.6奈米，二次電壓係數因薄膜中缺陷的減少可降低至567 ppm/V2。在二氧化鋯金氧金電容上，進一步可達到微縮等效氧化層厚度至1.3奈米與二次電壓係數為424 ppm/V2與小於1μA/cm2的漏電流密度。 在論文的第二部分，在氨氣/氫氣混合氣以遠控電漿方式於二氧化鍺/鍺基板處理過表面上，可形成無介面層並具有高介電常數為45±3的四方晶二氧化鋯作為閘極氧化層，製作出具有極小等效氧化層厚度為0.39奈米的氮化鈦/二氧化鋯/鍺的金氧半電容。我們發現到厚度約一奈米的二氧化鍺層在遠控電漿過程中被消耗，更可在後續退火處理後繼續變薄，以有利於氧化鍺脫附至二氧化鋯中。與其他高介電材料/鍺的閘極堆疊層相比，此結構具有四個數量級低的閘極漏電流密度。將此閘極結構應用於鍺通道場效電晶體製作上，在(111)晶面上可實現目前紀錄上最低的等效氧化層厚度為0.68奈米之N型場效電晶體，並具有電子遷移率為234 cm2/Vs。在(001)晶面上之場效電晶體可具有高開關電流比大於五個數量級以及低次臨界擺幅小於90 mV/dec。進一步分析電子遷移率與載子濃度關係，發現在中載子濃度區與高載子濃度區，遷移率將分別受遠端聲子散射與表面粗糙散射所控制。我們亦使用了機械式伸張應變來提升N型鍺通道電晶體的表現。 最後一部分，在二氧化鋯上使用四氟化碳氣體作後閘極式電漿處理，發現二氧化鋯仍可以四方晶相形成。在等效氧化層厚度為0.4奈米的金氧半電容元件上，電性遲滯現象可從580 mV改善至200 mV，並且漏電流亦可降低，原因可歸於鋯-氟鍵結的形成，減少了二氧化鋯中的氧空缺缺陷數量。
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近代半導體工業跟隨著摩爾定律的規則，持續地將元件微縮進化。但傳統的矽金氧半場效電晶體(MOSFETs)技術已經逐漸面對其微縮的極限。為了要持續維持著元件微縮的步調，必須要開發更高載子遷移率(Carrier Mobility)的新材料來取代傳統矽做為元件通道材料，像鍺或是其他三五族材料目前受到相當的矚目，而其中鍺更是被認為能在未來使用於22奈米節點製程以取代矽。然而，鍺元件仍然存在著許多難題需要克服，其中主要的是高介電係數材料(High-k)的製程整合、表面鈍化的處理以及降低源極/汲極的寄生電阻。 論文中，在(100)、(110)以及(111)的鍺基板上利用高速熱氧化法(RTO)來成長二氧化鍺(GeO2)做為鍺與高介電係數材料的介面層(Interfacial Layer)，接著使用了低溫原子沉積(ALD)來生長三氧化二鋁(Al2O3)以保護並增進二氧化鍺的品質，可獲得良好的電容特性。由於鍺的能帶寬度較小，其介面抓陷密度(Interface Trap Density)的擷取必須在低溫下使用電導方法(Conductance Method)量測。並且由SRH model可得知不同溫度下介面抓陷反應之能階。量測結果證明在同樣的製程下的表面抓陷密度：(111)<(100)~(110)，與成長厚度：(111)<(100)~(110)大約一致，即成長的速率越慢，其表面抓陷密度越小。另外，低等效氧化層厚度(Low EOT)金氧半元件是一直以來半導體產業追求的目標，我們利用較高介電係數的二氧化鋯(ZrO2)成功的將等效氧化層厚度降低至約0.39奈米等級，並比較得知經過遠距電漿處理(Remote Plasma Treatment)製程後之試片可達到較小介面抓陷密度。 為了遵循摩爾定律，不同於將電晶體的尺寸不停的縮小，取而代之的方法主要有從結構上改變成三維結構，例如鰭式場效應電晶體，又或者是將封裝的方式改成三維堆疊，例如矽晶穿孔技術，如此以來便可以在相同的面積上，增加更多的效能。由於3-D的電路整合包含減少接線長度、降低傳輸時間、縮小系統尺寸等優點，因此論文的另一個主軸為矽晶穿孔(TSV)的電路模型。我們利用電磁模擬軟體：高頻結構模擬(High Frequency Structure Simulation)不同參數條件下的矽晶穿孔插入損耗(Insertion Loss)及訊號耦合(Noise coupling)並利用等效電路模型探討、分析。