臺灣大學電子工程學研究所學位論文
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四族材料具有極高潛力應用於未來的金氧半電晶體元件，除了有與當前矽製程兼容的優勢外，還具有比矽通道高的載子遷移率。其中，鍺通道具有高於III-V族材料的電洞遷移率。但對電子遷移率而言，因為四族材料為間接能隙材料和III-V族的直接能隙材料相比，造成四族材料電子遷移率相對較低。然而應變技術可用以提高四族材料的電子和電洞遷移率。應變會改變的原本四族材料的能帶特性，包括等效質量和能隙。本論文的前部分，我們將透過光激發光量測和模擬計算以分別探討應變和四族材料對能隙的影響。而後半部則著重於四族材料應用於場效電晶體通道時的傳導特性研究。而這兩部分，也希望未來能夠加以整合，進一步延伸到超微奈米尺度通道的量子傳輸的計算上。 我們先透過光激發光量測 (100), (110), 和 (111) 鍺基板受到雙軸伸張應變時, 直接能隙光躍遷的變化。直接能隙的光躍遷的增強，來自於在 Γ 能谷的電子數目增加。對於(100)和(110)鍺基板而言，最低 L 能谷 和 Γ 能谷之間的能量差的減少是造成 Γ 能谷的電子數目增加的原因。然而對(111)鍺基板， 最低 L 能谷和 Γ 能谷之間的能量差卻是增加，我們利用能隙理論計算將實驗結果與理論結合說明直接能隙的光躍遷增強的原因。接下來，我們透過經驗贗勢方法來模擬鍺錫矽合金材料的能帶與能隙特性。在錫濃度超過 6.5%時，鍺錫合金會形成直接能隙材料。透過一定的矽和錫比率，鍺錫矽合金的晶格常數剛好匹配與鍺晶格常數，透過文獻上實驗得知此直接能隙可以有 0.9 到 1.4 eV 的調變範圍，我們將利用經驗贗勢方法成功的模擬出文獻上實驗的結果並探討矽濃度和雙軸壓縮應變對鍺錫矽能隙的影響。 我們更進一步透過金氧半電晶體元件製作和理論模擬以探討 n 型和 p 型鍺通道金氧半電晶體的載子遷移率。在模擬計算中，我們考慮聲子、庫倫和介面粗糙三種散射機制。由於減少介面的庫倫散射，鍺電子遷移率的高峰值可高於矽電子遷移率。然而，在實驗上我們發現當電場高於 0.3 MV/cm 時，鍺電子遷移率將會快速下降低於矽電子遷移率，另一方面，鍺電洞遷移率在高電場時卻仍然保有比矽通道高的電洞遷移率，我們將透過遷移率模擬進一步說明二氧化鍺氧化層和鍺通道之介面有著嚴重的介面粗糙散使得鍺通道電子和電洞的遷移率減低。接下來，我們整合實驗和模擬來研究鍺(001)和(111) n 型金氧半電晶體受到伸張應力時電子遷移率的改變。我們發現鍺(111)之電子遷移率也受到嚴重的介面粗糙散，並鍺(001)受到單軸應變時電子遷移率會有比較大的增加量相對於鍺(111)。另一方面，鍺電洞遷移率受到單軸應變時的增加量，理論上會比矽通道來的少。然而，我們將解釋如果鍺通道先受到雙軸壓縮應變，再進一步施加單軸應力時可以使其電洞的遷移率增加量高於矽通道。 最後，我們將使用經驗贗勢方法所得到的鍺錫能帶結果來計算雙閘極n型鳍型電晶體的電子彈道電流，並計算 Γ 能谷非拋物線的能帶特性以考慮在反轉層的量子侷限中。隨著錫濃度增加可以提高電流特性，然而，雖然鍺錫材料在高錫濃度時已為直接能隙材料，但彈道電流特性仍然受到在反轉層時其他間接能谷中載子的影響。我們研究施加單軸應力在不同側邊方向的鳍型電晶體結構，使載子分佈到有利於彈道電流的某間接能谷中進一步增加電流特性。對鍺錫通道p型平型電晶體而言，我們先以理論與目前文獻上實驗結果做比較，發現電洞遷移率亦受到嚴重的介面粗糙散影響，與受到聲子散射之結果不同，並進一步發現隨著錫濃度電洞遷移率並不會有顯著的改變。 關鍵字 : 應變，鍺錫矽合金，金氧半電晶體，遷移率，彈道電流，經驗贗勢方法
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由於SystemC排程器容許在排程上的不確定性，SystemC的正規驗證被迫使處理在設計驗證上的可擴展性問題。這個可擴展性問題來自於探索所有可能的排程選擇，以確保能完整的捕捉到所有設計中可能的行為。為了能解決在探索排程選擇過程中造成的記憶體容量爆炸問題，我們在我們以符號模擬為基礎進行設計驗證的架構上，首先提出了符號偏序規約的技術來減少對等價的排程選擇的探索。除此之外，對於那些不能以偏序規約化簡的排程選擇，我們嘗試將這些排程選擇上的執行路徑(以及其相關的狀態)合併為較少的執行路徑以避免驗證引擎在執行路徑數量上的爆炸。實驗結果顯示，藉由結合這兩種技術，我們的驗證引擎在可擴展性上達到了巨大的提升。
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本篇論文主要探討超薄閘極氧化層金氧半結構元件在反轉區下的穿隧電流行為受元件邊緣影響的現象。首先為了觀察不同的邊緣參數對電流行為的影響，設計並製造出擁有不同電極間隔的元件，並且進行量測。當元件處於反轉區時，在電流-電壓的曲線中觀察到了兩個現象：第一個現象是飽和電流的大小會隨著電極間隔縮短而減少；另一個現象是當元件的電極間隔小於20 um時，其電流飽和的過程中會出現特別的過渡區。本文借由模擬的幫助提出了上述現象的解釋與圖例，認為此現象是受到邊緣空乏區外側少數載子的擴散電流改變所造成。並且根據實驗結果提出穿隧電流是同時受控於電洞與電子穿隧電流的模型，幫助我們更清楚解釋反轉區下穿隧電流的機制。照光下，元件在反轉區的光電流大小同樣受到邊緣擴散電流的影響；但由於電洞穿隧電流會快速飽和並主導電流行為，過渡區消失。 接著，為了證明少數載子的擴散電流是造成電流行為隨電極間隔改變的主因，另設計出擁有不同電極間隔，且相鄰電極間彼此分開的環狀元件圖案。經不同偏壓測量後，從電流-電壓曲線中觀察到與前一組元件完全不同的趨勢：當外環電極偏壓浮接時，飽和電流的大小會隨著電極間隔縮短而增大。經由模擬結果得知由於少數載子的濃度分布不同，擴散電流在兩組元件之間會呈現相反的趨勢。因此上述結果可以證明，隨邊緣條件改變的擴散電流的確是造成電流行為改變的主要原因。最後引入此組元件的光反應做為與前一部分的對照。照光後，飽和光電流隨電極間隔縮小而增大的趨勢同樣存在，再次說明照光下的閘極電流仍會受邊緣擴散電流的影響。
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此論文主要針對三維積體電路內電源網路中的缺陷穿矽通孔(through silicon vias, TSV)所造成的路徑延遲錯誤(path delay fault, PDF)進行測試。此篇論文提出一個簡單的方法去分析缺陷對三維積體電路內電源網路的影響。我們發現在有很多穿矽通孔的情況下，開路缺陷發生在穿矽通孔時，並不會導致嚴重的電壓降。然而，當穿矽通孔的絕緣層上發生破洞時，即使在有很多穿矽通孔的情況下仍然必須被測試。此篇論文提出一套測試流程去測試缺陷穿矽通孔所造成的路徑延遲錯誤。我們使用一個18層，每一層具有7 x 7個核心的三維積體電路模型去證明我們的測試流程。在我們使用b18 和b19這兩種電路，所有可被測試的缺陷穿矽通孔所導致的路徑延遲錯誤都可以被偵測，且只需要約一百個測試圖樣。此外，此技術與先前技術的的最大不同點在於不需要額外的可測試性電路設計。
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一個以40奈米CMOS製程實現的單通道非同步六位元每秒十二億五千萬次的連續漸近式類比數位轉換器被提出。 此設計採用了延時轉移技術，去幫助比較器跳過亞穩態的時段。它轉移比較器的延遲時間，產生一點五位元的閾值範圍，以加快比較速度，並補償動態偏移。此外，為了最大化一個時鐘周期的使用效率，加入自動取樣電路，以適當地分配取樣相位及轉換相位。 此類比數位轉換器的最高信噪失真比達37.1dB，供應1.2伏特時，功耗為5.3毫瓦，性能係數為73fJ/c.-s。因為不需要額外的校正電路，主電路所占面積只有0.004平方毫米。
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本論文提出一個新穎的想法去修改測試向量為了減少在捕獲週期時間平均的電壓降。我們提出了一個快速的平均電壓降的估計，它和耗時的暫態電壓降分析結果非常相近(R2 =0.99)。我們計算每一個節點對於在電壓降熱點中節點的貢獻量為了我們可以僅僅修改一點點部分有效地修改測試向量去降低電壓降。實驗結果顯示我們的技術成功的降低時間平均電壓降達10%，並且幾乎沒有任何的錯誤涵蓋率的下降，也幾乎沒有任何測試向量的膨脹。我們提出的技術相對於考慮功率的自動測試向量產生器有較短的測試向量、較低的電壓降、較高的錯誤涵蓋率。
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奈米科學近來引起學術界和工業界的高度興趣和關注。因此，奈米科學的研究正快速發展中。在半導體領域裡，更是朝向“奈米尺度”發展，而研究上，樣品的物理尺寸已經從三維塊材發展到： 二維量子井（異質結構）、一維量子線、零維量子點。因為結構上物理維度的減少，產生不同的能量分佈，改變了元件的性能。 本論文探討了三種以矽為基材的奈米結構之電性傳輸。包括了双位能障異質結構（DBH）、delta摻雜的異質結構、絕緣層上極薄矽之場效應電晶體（ETSOI FET），我們針對上述不同的元件，個別應用了不同的理論方法去建立模型，包含量子傳輸和多通道傳輸矩陣理論。 由模擬來分析比較RTD成長在全鬆弛和部分鬆弛的SiGe緩衝層，結果顯示出室溫下的峰值到谷比（PVR），可通過使用部分鬆弛的SiGe緩衝層的方法來實現。 另一種p-i-p的異質結構，是將硼(Boron) 摻雜在一層本質矽之間，我們對此結構的穿隧效應與双穩態”電壓-電流”特性， 分別描述了實驗測量數據和理論模擬分析。由分析上顯示出双穩態”電壓-電流”特性是由電荷累積所導致的。 我們亦使用了多通道傳輸矩陣理論來分析ETSOI-FET在扭場下的穿透係數和傳輸電流，我們發現由閘極和汲極偏壓造成的扭場將使得彈道傳輸變成非彈道傳輸。
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隨著積體電路晶片技術進入次22奈米製程的時代，積體電路設計面臨嚴峻的物理極限挑戰。林本堅博士於2012年國際實體設計研討會上提到三項未來有可能突破微影極限之技術：多圖案微影、電子束微影以及極紫外光微影。然而，各技術皆面臨不同的實體設計困境，並急需解決之道 多圖案微影為最有希望突破傳統光學微影解析度極限的技術之一。除了常見的雙微影蝕刻雙圖案微影技術之外，自動對準雙圖案微影技術因其較佳之疊層對準及關鍵尺寸控制能力，於近年受到更多的關注。利用自動對準雙圖案微影技術，佈局分解步驟分為兩種形式：正型佈局分解及負型佈局分解。正型佈局分解利用間隙壁直接定義電路圖案並且搭配一個切除光罩做出最終電路佈局；而負型佈局分解中的間隙壁則定義電路圖案間的間隔，並搭配一個修剪光罩以完成電路。相較於負型佈局分解，正型佈局分解對於無網格設計有較好的佈局分解能力；然而，目前並無研究為正型佈局分解設計演算法。在此論文中，我們提出第一個為自動對準雙圖案微影技術設計的正型佈局分解演算法，此演算法可以同時將核心光罩及切除光罩上的圖案衝突數目最小化。 傳統光學微影之外，有兩種最有希望的下一世代微影技術：電子束微影以及極紫外光微影。電子束微影因其不受限於光的繞射效應，電子束可以定義非常微小且解析度高的電路圖案。然而，電子束微影有兩項重大的問題，一個是因高能量電子束所造成的熱效應，另一個是低生產量的問題。使用於光罩製造的單一電子束微影系統，通常以鄰近連續的方式做電子束直寫，此直寫方式易累積大量熱能於小部分區域，進而造成關鍵尺寸失真。針對這個問題，我們利用圖論演算法提出一子域排程演算法將子域直寫順序重新排序，並且同時考慮每個子域的封鎖區域以減緩熱問題。 單一電子束微影系統因其相當低的生產量並不適用於晶片之量產，近年來多電子束微影系統相繼被提出，其利用數千或更多的電子束以平行的方式同時直寫電路圖案以大大地增進生產量。由於多電子束微影系統平行直寫的方式，一個電路佈局會先被切割成長條區域，我們將長條區域的邊界定義為縫線。被縫線切割到的電路圖案會由不同的電子束直寫，因此會受到對準誤差的影響。為了減少縫線造成的電路圖案嚴重失真，我們於此論文中提出第一個考慮縫線的繞線演算法，進而產生利於多電子束微影的電路設計。 另一方面，極紫外光微影是另一個很有機會的下一世代微影技術，其利用比傳統光學微影波長短十倍的光源增進解析度。然而，由於極紫外光微影系統零件表面的粗糙不平，大量散射的光，也就是閃焰，成為最嚴重的問題之一。此外，因電路佈局密度不平均以及閃焰邊緣效應（閃焰於晶片邊緣的分布與晶片中心的分布相當地不同）也造成大量的閃焰差異量。大量的閃焰和閃焰差異量都會造成控制關鍵尺寸平均度的困難，因此，針對此問題，我們提出第一個考慮總體閃焰分布的虛擬填充演算法以減緩極紫外光的閃焰效應。
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作為當代正規驗證的核心引擎，布林階層的可滿足性解法器已有長足的發展。然而，為了在維持高階資訊下驗證暫存器轉移階層的設計，專門針對位元向量邏輯運算的高效率詞級可滿足性解法器有其發展的必要性。 因此，本論文針對位元向量邏輯運算的問題提出了一套詞級可滿足性解法器的演算法及其實作方法。此解法器積極地整合兩個不同的解法器：其一專門處理布林階層的滿足性問題，另一個則針對線性算術部分的問題。其中，一個原創的純粹詞級解法器被實作來處理線性算術限制，並同時處理等式與不等式。相較於其他的解法器，本論文提出的解法器能以處理線性限制的方式來處理算術運算元，而不是將其展開為單一位元邏輯閘的組合。實驗結果顯示，本論文所提出的解法器設計和實作方法能夠與現今一流的解法器有相近的效能，並能更有效的處理包含大量算術運算元的問題。
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由於高速低功率的特性，管線式類比數位轉換器目前被廣泛地運用在中高解析度的現代通訊系統裡。在本論文中我們藉由台積電90奈米的製程實現了兩個高速的十位元管線式類比數位轉換器。兩顆晶片分別使用了1.5位元和2.5位元的架構來實現；並且運用了放大器分享以及動態輸入範圍加倍的技術降低了功率消耗。其中1.5位元架構的類比數位轉換器另外被整合在我們電力線通訊系統的類比前端電路的晶片當中。 在200MS/s的取樣頻率下，對於1MHz的輸入頻率第一顆類比數位轉換器晶片的SNDR、SFDR和ENOB分別是43.52 dB、55.01 dB以及6.94位元；在180MS/s的取樣頻率下，對於1MHz的輸入頻率第二顆類比數位轉換器晶片的SNDR、SFDR和ENOB分別是35.06 dB、45.34 dB以及5.53位元。另外功率消耗跟FoM的部分，第一顆晶片的功率消耗為51.2毫瓦，FoM為2.08 pJ/convstep；第二顆晶片的功率消耗為37.2毫瓦；FoM為4.47 pJ/convstep。