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使用調節脈衝電流的積體化發光單元

本論文提出一個使用可調節脈衝電流的積體化發光單元應用於低功率系統。在本論文，作者將一個白光發光二極體和一個可調節脈衝電流驅動電路結合封裝在同一個晶片，稱之為一個積體化的發光單元。這樣的結合將可以節省封裝成本以及元件體積並且增加了發光密度。此外，脈衝電流直接驅動發光二極體而避免經過多層的封裝，因此可以降低寄生效應。此發光單元以參考文獻和相關理論為基礎，以磅線連接發光二極體與驅動電路並且採用垂直堆疊的結構，達到較佳的發光效率與較低的接面溫度。白色發光二極體使用藍色發光二極體與黃色螢光粉所合成，驅動電路使用0.5微米互補式金屬氧化物半導體製程實現。此驅動電路有兩個控制訊號用來調節脈衝電流，其中一個控制訊號可調節脈衝電流的峰值；另一個控制訊號可用來調節脈衝電流的操作頻率。此驅動電路只需要一個感測電阻完成閉迴路控制而不需要任何的補償電容維持系統穩定。此積體化的發光單元優點為體積小、低功耗、可靠度高以及壽命長，因此適合應用於可攜式的系統中。本論文將詳述可調節脈衝電流驅動電路之基本操作原理，並搭配實驗結果來驗證所提架構之可行性。

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多重集約束求解及其應用

在計算機科學領域中，子集和問題(subset-sum problem)在複雜度理論(complexity theory)以及密碼學的研究上都是一個重要的經典問題。有非常多組合數學上的最佳化問題都與子集和問題有關，例如:裝箱問題(bin-packing problem)、背包問題(knapsack problem)、k-分割問題(k-partition problem)、虛擬布林規劃(pseudo Boolean constraint)、對稱性編碼(symmetry encoding)等等。但據我們所知，目前並不存在一個具有足夠一般性(generality)的框架能適用於所有相關的問題及其變型且能對特定的問題結構作有效的求解。在這篇論文中，我們藉由一般化原本的子集和問題為多重集約束(multiset constraint)，進而發展出一個可用於求解各種多重集約束的一般性框架。我們所採用的一般化方法如下:首先，除了子集和問題中存在的相等關係，我們也同時考慮了其他的非相等關係。其次，我們允許多重集約束中存在多個需被同時滿足的目標。這使得需要作滿足性確認的多重算數約束(multiple arithmetic constraint)可以被執行。第三，我們討論了具有相等關係的子集積約束(subset-product constraint)。對於各種的多重集約束，我們也提出了一個基於搜尋的決策程序(decision procedure)。利用所提出的約束真值表(constraint table)，我們便能求解具有多個目標的多重集約束。另外，一些減少搜尋空間或是化簡約束真值表的改善技術也能增進求解的效率。最後，多重集約束的重要應用展示了我們框架的一般性，而實驗結果也顯示了求解的效率和改善技術的有效性。

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多值函式之對稱性編碼

在高階(High-level)的電路設計中，將變數表示成多值形式(multi-valued form)會比二元形式(binary form)來得直接且容易讓人了解。而二元編碼(binary encoding)是將這樣的設計實體化成二元電路的重要過程。對於一個多值函式或多值網路而言，其二元編碼並不唯一，所以我們可以針對不同最佳化的準則進行二元編碼。二元編碼會顯著影響實體化後的電路，所以需要特別考慮。大部分以往發展的編碼，是以減少編碼後所形成的布林表示式(Boolean expression)裡的cube與literal為手段，希望減小電路合成後的面積。然而，除了編碼之外，cube與literal的數量也會受到布林轉換(Boolean transformation)的影響，因此我們很難預測在電路實體化之後，減少的效果還會存留多少。在本篇碩士論文中，我們探討了不同以往的編碼策略，希望最大化對稱(symmetry)的程度。對稱性是一種凾式性質，所以在任何的布林轉換下都不會改變。如此一來，針對對稱性所發展出的編碼方式，其效果可以在任何等價的布林轉換中保存。對稱性還有許多獨特的優點，包括有利於timing engineering change order、二元決策圖(binary decision diagram)的變數排序(variable ordering)，並對函式分解(functional decomposition)有潛在的助益。我們提出了一個基於子集合限制求解的演算法，處理多值函式的二元編碼，並最大化編碼後的布林表示式的對稱程度。另外，我們也將此演算法推廣到多值網路和不完全函式(incompletely specified function)的編碼上。實驗結果顯示，我們的演算法與以往的方法相比，確實達到了較高的對稱程度，同時電路面積維持在一定的程度。

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量化布林代數認證之化簡

量化布林代數(QBF)的求值與確認在解決屬於PSPACE-complete複雜度的問題上是重要的議題，許多計算機科學領域的應用都能夠以QBF精簡的編碼，在這些應用中，QBF認證在提供必要的合成資訊上擔任重要的腳色。QBF認證主要有兩種型態，一是文法上的認證，包含了Q共識(Q-consensus)以及Q歸結(Q-resolution)，另一個則是語意上的認證，包含了Skolem函數以及Herbrand函數，而其中語意上的認證在合成應用上更是十分有用。近來，一個卓越的線性時間演算法—ResQu被提出用來將Q共識以及Q歸結轉換為Herbrand函數以及Skolem函數。此演算法可將由現在以Q-DPLL為基礎的QBF求解器所產生的文法認證轉換為語意認證，並藉此幫助合成相關的應用問題。不幸的是，這些由QBF求解器所產生的文法認證經常太過於複雜，也導致轉換出來的語意認證過大而不能被實際應用所使用，因此減低語意認證的大小對實際的應用來說具有十分重要的價值。此論文主要將使用提出四項在語意認證萃取上的彈性來對Skolem與Herbrand函數做最小化，我們利用布林減少的可延後性(reduction postponing)實作了一個最小化Skolem與Herbrand函數的程序以及一個支援簡化指令的不落地(on-the-fly)認證建立程序。以And-inverter graph(AIG)節點數觀點，實驗結果指出此最小化的程序可以有效率的減低QBF認證的大小，除此之外不落地簡化程序也可以有效率的減低在建立Skolem及Herbrand函數時的尖峰記憶體使用量(peak memory)，因而提高實際的計算能力。

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適用於802.11n之低密度同位檢查解碼器晶片設計

早期受限於當時電腦計算能力不夠，使得這個演算法未受到應有的重視。然隨著電腦運算能力大幅成長，以及製程技術越來越先進。低密度同位檢查碼再度引起熱烈的討論。解碼器架構大致可分兩種:全平行(Fully-parallel)和部分平行(Partial-parallel)。其中部分平行又會因為平行度和平行方式的不同，又有一些類別。 在本論文中，我們採用部分平行區塊式架構進行設計低密度同位元檢查解碼器。為了改善Xiang學者所提出的架構，我們提出三個改良的方法:首先我們藉由重組處理和儲存的順序，縮短了解碼器的關鍵路徑(Critical Path)，執行速度提升約11%。第二，當解碼器在儲存事前對數概似比(Prior Log Likelihood Ratio)的同時，即運算第一個檢查點(Check Node)，此舉可節省執行所需的周期數約3%。第三，我們改進了偵測收斂的方法，而省去儲存上個迴圈的解碼結果，故可以節省原儲存對數概似比記憶體需求的11%。最後我們將跟過去的文獻做比較，在802.11n的規範下，我們的解碼器面積比較小且節省功率消耗。

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應用於光接收機之低功耗接收信號強度指標及製程與溫度變異補償方法

時至今日，大量資料已透過乙太網路傳輸，然而在乙太網路規格中，對於備援與自癒機制的規範不多，所以在實體層須有信號監測功能。 接收信號強度指標為信號監測的方法之一，這篇論文探討並設計兩個版本的接收信號強度指標電路，兩者皆以0.18 um 1P6M CMOS製程製造。第一個版本的接收信號強度指標是一個低功耗對數放大器，基於傳統片段線性近似對數放大器的原理，設計了新穎的循環式對數放大器，並使用斬波電路消除直流徧移與閃爍雜訊，在30 dB的動態範圍下，線性誤差為 ±1.1 dB，消耗功率1.13 mW，且在 〖-20〗^o C 到 〖50〗^o C 的溫度範圍內有+4/-2 dB的偏差。 第二個版本的接收信號強度指標是一個80 dB具有製程與溫度補償的對數放大器。一個高線性度的限幅放大器被設計並使用在這個對數放大器中，以達到更大的動態範圍。為了在製程和溫度(-20^o C~〖70〗^o C)的變異下，得到一致的輸出結果，分別利用加法器與可變增益放大器來平移與旋轉對數放大器的特性曲線。模擬結果顯示線性誤差為 ±0.9 dB，製程和溫度變異造成的偏差為+1/-1.6 dB，而電路消耗了1.55 mW的功率。

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基於現場可程式邏輯陣列的低成本次奈秒時序格式產生器

時序格式產生器為半導體自動測試設備(ATE)的關鍵元件之一，目前市面上達到奈秒以下解析度的自動測試設備皆以ASIC或Analog Devices的ADATE207做為時序格式產生器，尚無使用現場可程式化邏輯陣列(FPGA)實現的次奈秒時序格式產生器。FPGA有低設計成本、高設計靈活度與快速的上市時間等優點，如果以FPGA實現時序格式產生器將享有這些優勢。 在本論文中，以Altera Cyclone II FPGA實現時序格式產生器，提出的時序格式產生器主要由Wishbone匯流排、時間分工技術的符號產生器、基於FPGA的混合式延遲線與內建自我測試和校正電路組成。其中最重要的部分是延遲線，為了於FPGA上實做延遲線，我們提出針對FPGA內部架構開發的延遲線、與延遲線EDA工具。 結合這些技術後，時序格式產生器測試符號速率達到100Mhz，時間解析度20ps，時間精確度74ps，並支援RZ、RO、NRZ、DNRZ和SBC等訊號格式，與圖形化控制介面。

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具有學習能力之大腦啟發視覺辨識系統設計

感謝莫爾定律不停的驅動，使得原本只能在大型叢集電腦所做的智慧視覺資料分析能夠滲透進我們的日常生活之中。視覺辨識應用的未來是可預期的，而大量的機會（如智慧監視，無人駕駛汽車等）也會一湧而出，因此，發展一個可廣泛應用、低耗能且即時的智慧視覺辨識晶片是必然的研究趨勢。在這類型的所有研究目標中，仿大腦神經架構的效果是最佳的。在這篇論文中，我們首先回顧基本的神經科學以及一些仿大腦視覺辨識演算法，我們將其概稱為新皮質運算模型。在第二章時，我們會簡介基本的新皮質運算演算法－HAMX，他在影像辨識上有值得信賴的表現。在第三章，我們將介紹深度學習演算法，像是restricted Boltzmann machines(RBM)和deep belief networks(DBN)。接著，我們討論RBM在未監控下特徵學習的缺點，並以加入稀疏度改善之。接著，我們檢視神經科學及電腦視覺模型，我們發現有兩種機制在視覺辨識中是非常重要的：1) 簡單細胞－卷積/配對運算；2) 複雜細胞－匯集/最大值運算。因此，針對視覺辨識應用，我們提出捲積式稀疏的深度學習網路 convolutional sparse deep belief networks (CSDBN)。實驗結果顯示，CSDBN除了能學習高階層的視覺特徵外，在常用的驗證資料庫 Caltech 101 也有很好的結果。在第四章中，我們提出具有學習能力之大腦啟發視覺辨識系統。首先，我們提出兩個硬體導向的仿大腦演算法最佳化方法：1) 突觸截斷結構。2) 稀疏增強抑制。第一個方法可以降低20-30%的權重記憶體使用且有相對程度的加速。第二個方法則可以節省近70-80%的層級暫存記憶體的使用量。接著，我們提出混合式簡單－複雜細胞運算單元，以及與其相關的資料流。而藉著整體系統的考量，我們針對由下至上及由上至下的運算，提出了對稱型資料流的方法。基於這些設計，我們最終提出的硬體架構，可以成功地解決視覺辨識問題。總而言之，我們所提出的系統可以即時處理150x150的影像。其時脈為250 MHz，而所有的單晶片內建記憶體為267.7 Kbytes。此硬體架構能夠支援至少六種大腦啟發演算法，分別為HMAX, FHLib, HT, CNN, DBN, CSDBN等。總結來說，這篇論文表達了我們在具有學習能力之大腦啟發視覺辨識系統上的探索及實現，其硬體可以支援廣泛的智慧型視覺辨識應用。

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一個採用預測電壓遲滯控制技術來達到快速暫態響應之直流降壓式轉換器

本論文闡述一個預測電壓遲滯控制技術來達到降低暫態突波以及快速暫態響應的直流電壓轉換器，這個技術使用做在晶片裡面的雙級錯誤放大器補償方式作為穩態控制，而當暫態發生的時候會切換預測電壓遲滯控制來加快反應，這個晶片以台積電0.35-μm 2P4M 3.3V/5V Mixed Signal CMOS製程製作。由分析以及模擬結果可以看出，傳統控制的暫態突波相當大，回復時間也需要很久，使用本技術後則會得到不錯的改善。 依據量測的結果，因為受到輸出電壓的高頻突波影響，遲滯預測控制的部分功能會發生錯誤而無法運作。只使用雙級錯誤放大器的暫態回復時間可以改善到25 μs，本晶片切換頻率操作在1 MHz，當輸出電流為190 mA時得到最高效率87%。晶片面積包含on-chip補償總共占1.518 × 1.643mm2，而其它的量測結果也包含在本論文內。

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使用次諧波電流注入鎖定的多頻帶共存突發式時脈資料回復電路

隨著現代的資訊流通量不斷地成長，被動式光纖網路也被廣泛地鋪設並投入商品化的應用中。在被動式光纖網路的系統裡，上行的資料是採用突發式的傳輸方式，也因此在上行資料的接收器內，會需要一個可以快速回復資料的突發式時脈資料回復電路。 　　目前最新一代制定的被動式光纖網路標準為IEEE 802.3av，依據此標準的規範，在該網路中所上傳的串流內可能會有1.25 Gb/s跟10 Gb/s這兩種不同資料傳輸率的突發式資料封包共存，而且在任兩個相鄰封包之間只會有一段極短的時間間隔，因此無法採用傳統方法在此時間內調整振盪器的頻率，來還原不同速率的資料。因此本論文提出了一個使用次諧波電流注入鎖定技巧的突發式時脈資料回復電路，在此架構內，只要振盪器頻率能維持在資料傳輸率的某個正整數倍數上，則即使不重新調整振盪器頻率，也依然可以達到快速回復不同資料傳輸率的資料的功能。 　　此外，由於在現有的文獻中，對於使用電流注入鎖定的突發式時脈資料回復電路的分析並沒有詳細地著墨，而為了使電路設計的流程可以跟被動式光纖網路的規範更緊密結合，所以這類突發式時脈資料回復電路的分析也是這份研究論文的主題。 　　此電路的規範是參考IEEE 802.3av的標準來加以延伸，並以設計一個可以支援10, 5, 2.5, 1.25 Gb/s等四個頻帶共存的突發式時脈資料回復電路為目標。這個電路使用台積電65奈米CMOS製程來設計，核心面積為0.15 x 0.15 mm2，在1伏特的電壓供應下的功耗為27 mW，量測結果可以達到5、2.5、1.25這三個頻帶共存，鎖定時間跟位元誤碼率皆可達到1 bit跟10 -12，可容忍連續相同二元值長度各自可達到32、16、7 bits，峰對峰抖動則各為104、62.2、35.6 ps。