臺灣大學電子工程學研究所學位論文
國立臺灣大學,正常發行
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小方圖影像處理應用於影片領域相較於單純圖片領域，仍未發展成熟。其瓶頸在於快速的找到小方圖在資料庫裡的最近鄰居對應小方圖，來符合影片即時播放 的需求。近似最近鄰居搜尋法是一個該瓶頸的解決方法，其以搜尋品質換取處理 速度。這項技術運用小方圖在影片中的某種一致性和資料庫內小方圖彼此間的關係，來減少需要的搜尋對象數量。 我們提出一個近似最近鄰居搜尋演算法，相較於當前最先進的方法RIANN，在搜尋速度、時間和記憶體使用量都有進步。我們使用記錄局部資訊的查詢表來存取若干個鄰居，幫助進行快速搜尋，相較而言只有4%以下的記憶體使用量，而且有較小的頻寬利於增進處理速度。搜尋時間在一樣的搜尋品質下提升了六倍。 我們也提出了一個硬體架構設計基於上述演算法來進一步速，該系統藉由多格快取來增進讀取頻寬。該快取有與行暫存器差不多大小的合理記憶體成本。該硬體設計通過了台積電45奈米技術的驗證，達成了至少七倍的加速相較於實作在電腦上的演算法，證明了適宜於硬體實作的特性。 我們於數個應用當中展現出近似最近鄰居搜尋的用途，包括影片追蹤、影片時間調和，影片去雜訊。有著低記憶體使用量特性，透過我們的系統來實作這些應用在輕量裝置上是較為可行的。
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隨著大數據，雲端存取和高效能電腦逐漸普及，人工智慧技術近年來掀起了第三次發展浪潮，其中人工智慧技術在醫療保健領域的發展潛力非常巨大。本論文提出人工智慧應用於腦波判讀和大腸鏡影像判讀。重度憂鬱症被認為是一種傾向慢性，病程易惡化的疾病，具有與其他症狀高度合併風險。一定比例的重度憂鬱症病患在數個抗憂鬱藥物的治療下沒有好轉，而這類型的病患卻有機會被重複性經顱磁刺激或間歇性脈衝式經顱磁刺激所治療。本研究分析了重度憂鬱症患者的腦電圖信號，分別觀察重複性經顱磁刺激或間歇性脈衝式經顱磁刺激治療之重度憂鬱症患者的特徵來預測其抗憂鬱反應。我們使用機器學習用於區分重複性經顱磁刺激和間歇性脈衝式經顱磁刺激的治療有效以及無效者，其驗證準確率分別為 92%和90.9%。結腸鏡檢查為當今預防大腸癌發生的最佳方法，不過因為其為人為操作的技術，品質管理與監測亦為相當重要的一環，盲腸到達率低會導致結腸鏡檢查後大腸癌發生率提高，因此本論文透過深度學習自動化判斷每一次結腸鏡檢查是否到達盲腸，以增加結腸鏡手術的品質。實驗結果顯示，我們提出的方法能達到盲腸到達率判讀87.98%的準確率，以及能達到90.66%的靈敏度以及86.60%的特異度。 隨著高效能數位系統單晶片需求的增長，數位延遲鎖相迴路和靜態隨機存取記憶體是必不可缺少的電路，但在摩爾定律的影響下，製程電壓溫度的變異將會大幅影響電路的效能，本篇論文提出追蹤電路設計，能夠讓延遲鎖相迴路和靜態隨機存取記憶體擁有抗製程電壓溫度變異。在延遲鎖相迴路中提出的相位追蹤產生電路僅在2個週期內就產生兩個追蹤上升和下降相位，以實現快速鎖定，並且還能操作在寬頻上，此寬頻的全數位延遲鎖相迴路的操作頻率為160MHz至2GHz，測得的峰值抖動為6.89ps和16.67ps，該晶片採用台積電90nm CMOS製程製造。在靜態隨機存取記憶體中，其追蹤電路能實現具有自適應字元線控制技術，可自動調節讀寫字元線的脈衝寬度，以實現抗製程電壓溫度變異並能降低切換功率。該晶片採用台積電90nm CMOS製程製造，其1-Kb 7T SRAM在0.4 V的操作頻率為11.6 MHz時，其量測結果之最低平均功率消耗為4.76 pJ。該電路設計於0.4至1 V達到穩定且低功耗，並可廣泛用於超低電壓架構。
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在這篇論文中，我們制訂了時框展開（time-frame expansion）之逆操作──時框摺疊（time-frame folding）。 時框展開為一常用於自動測試圖樣產生及模型檢查之技術，它會將一序向邏輯電路展開成一組和邏輯電路；而時框摺疊則會進行反方向的操作，但由於每個時框下的分支電路都可能是不同的，因此它是一個相當複雜的技術。 時框摺疊可應用於測試平台生成及有界策略一般化的領域中。 我們提出的演算法可以找到一個最小的有限狀態機，有著與欲折疊的電路相同的輸入/輸出行為表現。 再者，我們將時框摺疊延伸為功能性電路摺疊，並另外提出了結構性電路折疊。 藉由上述兩個電路摺疊技術，我們可以於現場可程式化邏輯閘陣列（FPGA）中達到分時多工之效果，以解決FPGA中輸入及輸出接腳不足的瓶頸。 大多現有的研究是以實體設計的角度去解決此瓶頸，並設法藉由電路分割或繞線去減少切點網路之數量。 我們所提出的方法以不同的角度切入，並可以在帶寬及通量兩者間提供自由的取捨。 實驗的結果顯示出時框摺疊有著電路簡化的能力；同時也展現了結構性電路摺疊之效力及可拓展性，以及功能性電路摺疊之優化能力，幫助我們得到更少的查找表及正反器之電路形式。
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軟體自我測試（Software-Based Self-Testing）是一種非侵入性、功能性以及全速測試的電路測試方式。與掃描式內建自我測試（Scan-based Built-In Self-Testing）相比，軟體自我測試是在電路的一般運行模式下進行測試，無須額外硬體設計即可用以測試電路，因此能減少設計測試電路所需之時間和製造成本。為了偵測現今CPU設計中由於工作頻率增加而可能導致的延遲錯誤（Timing violation），本文針對處理器的轉態延遲錯誤（TDF）提出了一種基於機器學習技術的新穎方法，用於較短的時間內提取處理器行為，藉此產生約束來限制自動測試圖樣產生系統（ATPG）生成更近乎功能性的測試圖樣，這些測試圖樣將被應用於增強式學習（RL）的測試程序生成器。 由於處理器設計的複雜性可能導致增強式機器學習性能降低，因此我們提取功能約束以減少其搜索空間。在本文中，我們的方法將應用於MIPS32架構，旨在檢測轉態延遲錯誤。結果顯示，故障激活率可提高約10%，故障覆蓋率大約可提高20%，增強式學習的訓練時間可減少約80%。
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自2012年AlexNet [1]公開以來，機器學習所能應用的層面越來越廣泛，無論是早期的影像分類、物件辨識，還是中期的風格轉換[2]、自然語言處理[3]，甚至到近期的影音生成[4][5]，機器學習已展顯了它在各種領域的潛力及應用。而上述這些應用，大部分都有一項共通的特點，那便是卷積神經網路的使用。卷積神經網路已成為機器學習領域中不可或缺的一部份，因此運算速度提升的需求便隨之增加。無論是雲端運算還是終端運算，如何以更低的功耗和更有效率的方式，去進行神經網路的推論加速，便是近年研究的重點之一。 在卷積神經網路的推論過程中，會需要大量的乘加運算，而這些運算在同一層網路中，並沒有數學上的相依性，因此對於傳統的CPU來說，即使能使用向量運算的指令集進行加速，也仍會顯得吃力。而基於圖形處理器通用計算(General-purpose computing on graphics processing units, GPGPU)的硬體加速就能很好地解決這個問題。 然而，GPGPU因其發展歷史和通用的特性，使得它雖然可以平行處理卷積運算，卻不能好好地利用卷積神經網路獨有的資料共用特性，所有運算皆須經過適度的轉換及排列，才能使用GPGPU的矩陣運算功能進行加速，這也使得它的執行效率並不高，大量的能源消耗也使得它在終端裝置上顯得不切實際。 本論文基於Floating-point Signed Digit (FloatSD)演算法[6]，提出更精簡的4-bit FloatSD4權重編碼，除了大幅降低神經網路的資料傳輸量，也使得神經網路卷積運算從乘加運算化簡為加法運算，顯著地降低運算複雜度。而在三種影像辨認的資料集: MNIST、CIFAR-10和ImageNet中，MNIST和CIFAR-10達到了與FP32相近的結果，ImageNet的top-1和top-5的正確率與FP32差異，皆在0.5%以下。 除了軟體的訓練結果外，本論文的另一個重點便是針對FloatSD4演算法設計的硬體電路，除了核心的加速運算單元外，亦有基於FPGA和PC平台的推論加速系統。本論文以VGG-7作為驗證系統可行性的神經網路，相較於單精度運算的CPU平台，基於FPGA的加速系統運算速度提升了4.82倍，整體的能源效率更是CPU的80倍。
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本論文的主題為第一型鎖相迴路的頻寬校正及相位雜訊的改善。第一個部分實現了一個具前景迴路頻寬校正之第一型鎖相迴路，其利用循續漸近法，並透過數位調整主僕採樣濾波器的開關尺寸以校正迴路頻寬。此電路使用45 nm CMOS製程，面積為0.013 mm2。在輸出為2.4 GHz且供應電壓為0.9 V下，功率消耗為3.6 mW。積分範圍從1 kHz到100 MHz的方均根抖動量為3.6 ps。當使用所提出的頻寬校正方法，可以將迴路頻寬的變異從18.7%降低至4.6%。 第二部分實現了一個省面積、快速鎖定之注入鎖定第一型鎖相迴路。一個時間調整鑒相器被提出並用以校正注入時間，此時間調整鑒相器亦降低注入鎖定第一型鎖相迴路之鎖定時間。因為第一型鎖相迴路的迴路濾波器較小，故可達到小面積。此電路使用45 nm CMOS製程，面積為0.013 mm2。在輸出為2.4 GHz且供應電壓為0.87 V下，功率消耗為5.6 mW。積分範圍從1 kHz到40 MHz的方均根抖動量為0.91 ps。
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隨著半導體製程技術快速進步，積體電路佈局圖案受製程變異影響益發嚴重。即使存在許多解析度增強技術，探索有效的微影製程熱點佈局圖案並盡早修正對於確保晶片的良率和可製造性來說極為重要。因此，微影熱點偵測已成為半導體製程實體驗證的重要步驟。熱點圖案經過微影模擬後能進一步確知並分類出造成不同製造錯誤的熱點型態。當代先進製程設計佈局中的微影熱點不僅與單一特定佈局層相關，更是多佈局層的總和效應的結果。然而，現有微影熱點偵測的方法僅處理單層(至多包含相鄰層)電路佈局，並且無法將偵測之佈局圖案與相關熱點型態連結。在本篇論文中，我們著眼於偵測微影熱點關鍵佈局圖案並確認所屬熱點型態來改善實體驗證覆蓋範圍。我們首先提出將多層微影熱點關鍵佈局圖案擷取建模成視覺問答 (Visual Question Answering) 的問題，將多層佈局圖案作為視覺資料，以及微影熱點型態作為問題，我們提出的模型可以回答此多層佈局圖案對於詢問的微影熱點型態是否關鍵。我們更進一步提出根據微影熱點型態對佈局層注意力機制。實驗結果證明，我們的模型具有相當高的準確性和問答能力，並且有能力從超過三十層的先進製程佈局資料庫中進一步識別出從未考慮過的潛在的微影熱點佈局圖案。
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本篇論文旨在以製程技術和理論計算模擬的方式，探討氧化層局部薄化對電荷耦合金氧半(P型)穿隧二極體特性的影響。不同於過往以破壞性的方法對氧化層施加一段時間正偏壓達到等效局部薄化的效果，本篇提出在閘/汲極氧化層製作局部薄化的結構，發現其仍能使此種元件擁有良好電晶體特性。 在第二章中，我們首先呈現在閘/汲極的局部薄化氧化層分別對元件轉移特性的影響，可以看到若閘極氧化層存在此結構，能使該元件展現出低於60 mV/decade的次臨界擺幅，而若汲極氧化層存在此結構，則整體工作電壓能再大幅降低。此外，透過改變局部薄化氧化層區域的數量和面積，元件的次臨界擺幅得以進一步降至8.4 mV/decade，並維持三個級距的電流大小。 在第三章中，我們呈現局部薄化氧化層厚度對元件臨界電壓值和漏電流大小的強烈影響。具體而言，愈薄的氧化層厚度能使元件臨界電壓值愈往平能帶電壓靠近，然而由於漏電流也因此增大，使最後得到的次臨界擺幅未必更低，甚至可能變高。因此，對於局部薄化氧化層厚度的控制，在該元件低功耗操作考量之下，是個非常重要的環節。 最後，在本篇論文各個章節的討論中，亦利用二維TCAD模擬計算輔助，闡述關於局部薄化氧化層結構其物理參數對此種元件的影響，例如數量、面積以及厚度，並以實驗數據作為佐證。我們根據實驗和模擬結果，可以對氧化層局部薄化效應做出更完整的描述與結論，期望使電荷耦合金氧半穿隧二極體能成為未來低功耗應用的潛在方案之一。
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本論文提出一個具有具選擇性誤差調變及雜訊調變之十三位元六千四百萬取樣頻率連續漸進式類比數位轉換器，三階的雜訊調變由誤差回饋的架構來實現，其中量化誤差回饋的架構採用動態比較器來重複做為動態放大器以及被動有限脈衝響應來達成，而在非線性的部分，主要由電容式數位類比轉換器中的電容所造成，而選擇性誤差調變則改善了上述非線性的問題。本晶片使用台積電四十奈米互補式金屬氧化物半導體製程所實現，本晶片操作於六千四百萬取樣頻率，並於超取樣率為10.66下得到71 dB的訊號雜訊失真比，達到Schreier品質因素(FoM)為160 dB以及Walden品質因素為50fJ/conversion-step。在1.2伏特的電源供應下總共消耗869微瓦，晶片的核心面積小於0.03平方毫米。
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在本論文中，我們製作出水平式矽奈米線材料的金屬-半導體-金屬蕭特基接觸光偵測器。在製程上，使用濕式氧化法將黃光微影定義出的矽長直條尺度微縮至奈米等級，並與下方矽基板隔絕，達到與使用SOI基板製作有相同的隔絕效果，避免使用昂貴的基板。然後旋塗SU-8負阻劑進行平坦化，最後在上方進行二次黃光微影、e-gun鍍鋁及掀離(lift-off)步驟，完成元件製作。 在量測上，利用兩端點的電性量測方式，量測元件在405 nm光照射下不同光強度的電流-電壓表現，並將電性量測之數據套入公式中去計算響應率，做成響應率-雷射光功率密度關係圖，發現隨著光功率密度增強，響應率有下降並趨緩的現象。另外我們將元件放入真空系統中進行變溫的量測，發現在80 K至150 K時，元件的光電流大約維持在0.032 nA，但在150 K至300 K時，光電流卻有下降的趨勢。我們認為這是因為表面缺陷能態在溫度高於150K之後被活化，捕獲載子而造成載子濃度降低所致。