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一種為旋轉恆定點雲補全設計的互補神經網路

真實世界的點雲資料往往因為有限的視角而不完整，這些不完整的資料很難被直接應用於其他後續工作。有許多形狀補全網路因此被提出用以復原這些形狀不完整的點雲。然而，真實的點雲資料除了不完整，也會隨著視角而有不同的旋轉角度，而方向不一致的點雲對形狀補全網路以及後續的其他處理都是一項挑戰。我們認為在形狀補全的時候應該考慮輸入點雲經過旋轉的狀況，並且輸出的完整點雲具有一致的方向以利後續處理。以前提出的網路架構在這項任務的表現並不好，我們因此提出了一個新的網路架構，包含了具有不同優缺點的運算子，以取得不易受旋轉及局部缺損影響的特徵值。我們還整合並修改了數個現有的架構以改善模型在這項任務上的表現。此外，我們提出了一項新的形狀補全衡量指標，以往衡量形狀補全結果的指標均是觀察補全結果和正確答案的幾何差異。我們提出的標準是從語意上來判斷補全結果和正確答案的差異，這項標準也可以佐證補全結果有助於後續處理。在這項新的的補全任務裡，我們提出的架構無論在幾何上或是語意上，相較與其他其他形狀補全網路都有較好的表現。

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具備波束追蹤的第五代行動通訊多用戶波束成形收發系統之設計與實現

隨著科技不斷演進，無線通訊對於大眾已基本的需求，使得無線連網裝置數量大幅提升。在同時間連網裝置越來越多下，使用傳統的時間分工多重接取(TDMA)、頻率分工多重接取(FDMA)，以及正交分頻多重接取(OFDMA)等技術來傳送不同使用者裝置(User Equipment, UE)的資料，勢必會面臨到有限頻譜資源和時間延遲的問題。因此，利用空間分工多重接取(Spatial Division Multiple Access, SDMA)將不同使用者的資料利用方向性區隔傳送，可以解決先前所面臨的問題。所有使用者可同時間內使用相同頻段，即可提升整體系統的傳輸效能。 本論文基於5G新無線電(NR)標準使用二片賽靈思射頻系統單晶片(Xilinx RFSoC)無線電開發平台實作具備多用戶多輸入多輸出波束成形(Multi-User MIMO Beamforming)十六天線全硬體發射機的基地台(Base Station, BS)。在二片Xilinx RFSoC為二組獨立八天線發射機下, 使用最小變異無失真響應（Minimum Variance Distortionless Response, MVDR）演算法，使基地台最多支援同時傳送7組資料流(data stream)至不同方向上的四位使用者，分別為一個四天線的MIMO UE以及三個MISO UE，而七個資料流在時間及頻率上完全重疊。為了驗證此系統的空間分工多重接取正確性及可行性，本論文成功在真實空氣通道(Over-The-Air，OTA)的環境下驗證波束成形功能，此系統達到空間分工多重接取的效果，將頻譜使用效率提高7倍，峰值傳輸速率(Peak Data Rate)達到508.03 Mbps。 除了實作二組獨立八天線發射機打造而成十六天線全硬體發射機外，也實作使用外部觸發按鍵來同步二片Xilinx RFSoC十六天線發射。同步十六天線發射機使用十六天線波束成形係數設計，可使波束更加集中於發射方向外，也可抑制更多其他方位角上的訊號強度。最終，在OTA下量測波束圖形和同時發射四組資料流給四個UE進行解碼，皆能證明此同步十六天線發射機無論在發射強度和抑制其他方位角上訊號強度的能力皆優於八天線發射機。 多天線陣列不止用於波束成形發射機，也可以實現波束追蹤(Beam Tracking)技術。實際上使用者並非固定不動，所以基地台使用波束成形發射訊號前，必須對使用者進行到達方位角估計(Angle of Arrival)，再有效地將波束往使用者方向發射。因此，本論文使用一片Xilinx RFSoC實作四天線接收機，並與一台控制電腦和一片Xilinx RFSoC的八天線全硬體發射機，組成具有上下行的基地台。使用四天線接收機接收使用者傳送的上行訊號，傳送至電腦進行到達方位角估計。再根據估計方位角，重新計算波束成形係數，傳送至全硬體發射機的波束成形模組內，將下行訊號往正確的方位角發射。當使用者移動後，波束追蹤系統可在3.4秒內將下行訊號指向該使用者的方位角。最終，成功在空氣通道的環境下驗證具有波束追蹤功能的基地台系統，基地台可不停追蹤一個移動使用者的所在方位角，同時利用空間分工多重接取技術，發射四組下行資料流至不同方向上的一個移動式使用者和三個固定方位使用者，且四個使用者皆可解碼成功。

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物理不可複製函數輔助的安全處理器的設計與實現

由於嵌入式系統與物聯網的快速發展，現今的資安議題需要重新被審視，以往的軟體防禦手段無法避免裝置硬體的漏洞，讓攻擊者有機可趁。許多公司和機構為此提出了相關的硬體資安方案。但在這些方案中，往往需要一個特殊設計的處理器來輔助以提升安全水準，因此在設計上犧牲了些許彈性。 因此本論文提出一個軟硬體整合的安全處理器，為其掛載的裝置提供密碼學運算。並實現此架構在Xilinx的開發板上，利用硬體隔離和金鑰管理的方式實現硬體資安，搭配物理不可複製函數降低管理信任根的成本，也使得過程更加安全。

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使用時域雜訊耦合的循序漸進-增量式積分三角類比數位轉換器之設計與分析

本論文提出一個單通道兩階混合式類比數位轉換器用於高功率效率的資料轉換，由循序漸進式類比數位轉換器為粗分轉換及時域增量式積分三角調變器為細分轉換所組成。以增量式積分三角調變器為細分轉換中，在採用門控延遲振盪器作為積分器達到一階雜訊移頻的基礎上，提出了一個一階時域雜訊耦合技術來實現有效的二階雜訊移頻。此外，也提出了一個雜訊耦合路徑。本論文對增量式積分三角調變器轉換的時間餘裕進行了分析以及對壓控振盪器和具有分離電壓時間轉換器的門控延遲振盪器進行了比較。 本晶片使用台積電四十奈米互補式金屬氧化物半導體製程實現，在取樣頻率為一千五百萬得到65.29分貝的訊號雜訊失真比、79.45分貝的無雜散動態範圍，並且功耗為2.72毫瓦。Schreier品質因素為159.7分貝，Walden品質因素為121 fJ/conversion-step。

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消除遠端串音干擾之發射器電路和設計自動化

迎來高速晶片通信時代，主要挑戰之一是在存在各種干擾的情況下仍能夠保持信號完整性。本論文的重點是解決遠端串音干擾 (FEXT)，這是一個在數據速率不斷攀升的過程中令人煩惱的問題，尤其是在通信通道越來越近的情況下。它不僅改變了信號在接收端 (RX) 的到達時間，而且擾亂了接收信號的電壓值。此外，由於遠端串音引起的抖動 (CIJ)，錯碼率 (BER) 會變得更高。針對這個問題，本文提出了一個完整的解決方案。從將通道的 s 參數排序為 4×4 矩陣開始，然後由反矩陣中找到抵消串音的項目。串音消除項 (XTC) 將由一階近似技術進行仿真，而後轉換在發送器端 (TX) 上藉由調整訊號的迴轉率實現電路。本文所提出的發射器是使用 28 nm CMOS 工藝實現的。模擬顯示，在 8 Gb/s 的PRBS ，數據速率為 2^7-1 和0.01 英寸的傳輸線間距下，能夠完整消除遠端串音所貢獻的時脈等動。測量結果表明，在 4 Gb/s PRBS ，數據速率為 2^7-1 和0.01 英寸的傳輸線間距下，能夠消除大約一半的遠端串音所貢獻的時脈等動。此外，所提出的方案亦可以應用在多於兩條的傳輸線上。 此外，在我看來，發射器本質上是一種數位類比轉換器 (DAC) 設計。 DAC的核心部分是一個井然有序的金氧半導體場效電晶體（MOS）陣列，可以按行數和列數排列。因此，構建MOS陣列的過程可以很容易地與基於程式的設計方法相關聯。在本論文中，柏克萊大學-類比電路產生器（BAG）將被應用在構建 MOS 陣列中。該設計套件旨在自動化設計過程，包括電路生成、寄生效應萃取和驗證。利用該套件，MOS 陣列的生成變得快速且可編碼，從大約 1 到 2 周的時間縮短到僅 30 分鐘。因此，它為我們提供了另一種不同的IC設計方法。

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應用於三軸陀螺儀感測器之類比前端正交誤差校正系統及讀取電路

本論文提出應用於陀螺儀感測器之類比前端校正電路系統及讀取電路，此電路的主要任務為將微小的科氏力信號放大的同時消除正交誤差訊號，再將校正結束的輸出訊號轉換為數位輸出。 本篇一共實作了兩個電路。第一個晶片為用於讀取類比前端電路輸出的九位元連續漸進式類比數位轉換器。此晶片實作於台積電180奈米製程。利用二進制電容重新組合加權法於電路中加入兩位元冗餘位，能夠有效降低丟失碼的發生。晶片核心面積為0.239平方毫米，整體功耗為43.0微瓦特，訊號雜訊失真比及無雜散動態範圍分別為55.41 dB及73.35 dB，有效位元數為8.91位元。在線性度方面，差動非線性及積分非線性分別為0.25 / −0.19 LSB及0.14 / −0.35 LSB，在品質因素方面達到FoMs = 156.1 dB及FoMw = 89.3 fJ/conv.-step。 第二個晶片則實作了一個類比前端正交誤差校正電路系統及十位元連續漸進式類比數位轉換器，此電路實作於台積電180奈米製程。利用背景校正的方式，將由校正電路產生的電壓回授至放大器輸入端進行正交誤差的消除，此回授方法可以降低對前端放大器動態範圍的要求。在後端讀取電路上，為第一個晶片的改良，將解析度提升至十位元，降低功耗之餘同時縮小單位電容。晶片核心面積為0.604平方毫米，整體功耗為1.684毫瓦特，SAR ADC的部分則為19.8微瓦特，在品質因素方面達到FoMs = 163.0 dB及FoMw = 27.1 fJ/conv.-step。

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非揮發性鐵電穿隧接面記憶體電性模擬與分析應用

本篇論文是基於氧化鋯鉿(Hf0.5Zr0.5O2)鐵電穿隧接面(Ferroelectric Tunnel Junction, FTJ)記憶體的模擬，在對其基本物理特性分析後，建立了能階圖和穿隧電流的計算模型，並通過改變五種特性參數，分別探討不同參數對穿隧電阻率(Tunneling Electro-Resistance ratio, TER ratio)和低阻態電流(Ion)的影響，找到了提高鐵電穿隧接面記憶體性能的方向，亦有探討將鐵電電流模型與穿隧電流模型相結合，使模擬電流與直流電壓下量測電流結果更加吻合。 鐵電穿隧接面記憶體兩種穩定電阻狀態，因其低功耗、快速寫入速度和可靠性高而受到越來越多的關注，並且有潛力成為新一代高密度交錯型記憶體(high-density cross-bar memory)。鐵電穿隧接面通常由兩個電極和一層鐵電薄膜材料組成，形成金屬-鐵電材料-金屬的結構，鐵電穿隧接面記憶體的操作機制是讀取鐵電材料的穿隧電流。為了了解鐵電穿隧接面記憶體工作的物理機制與提高其穿隧電阻率和低阻態電流，需要分析鐵電穿隧接面記憶體的鐵電物理特性，例如：金屬屏蔽長度(screening length)、殘餘極化量(remnant polarization)、功函數 (work function)、介電常數(dielectric constant)等，對於記憶體操作的影響。 本篇論文第二章使用Matlab軟體建立了計算能階圖和穿隧電流的模型，該模型有簡單直觀的使用者界面，使用該模型可以繪製不同外加電壓條件下的能階圖，並計算不同外加電壓下鐵電穿隧接面的穿隧電流。 利用本論文第二章建立的鐵電穿隧接面能階圖以及穿隧電流計算模型，在第三章中討論了了五個不同的參數對於穿隧電阻率以及低阻態電流的影響。五個參數分別為：鐵電層厚度、鐵電層介電常數、鐵電層殘餘極化量、金屬功函數、讀取（工作）電壓。當增加讀取電壓和鐵電層殘餘極化量時，隧道電阻率會增加，減小鐵電層厚度和金屬功函數會使低阻態電流快速增加，鐵電層介電常數對於兩者影響不明顯，這一系列結論對後續實驗提高鐵電穿隧接面性能具有一定的指導意義。 此外，在直流電壓下的量測過程中，電偶極子轉動時做造成的鐵電電流是不可忽略的電流分量，因此在第四章中，計算電流將同時考慮穿隧電流與另一種電流機制——鐵電電流。兩種電流疊加後的計算結果與直流電壓下量測結果具有相同的趨勢。

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應用於USB3之資料時脈回復電路

本論文以55奈米互補式金屬氧化半導體製程實現具有符合USB3速率10Gb/s、5Gb/s 並支援 Display port 速率 8.1Gb/s、5.4Gb/s、2.7Gb/s、1.62Gb/s 之資料時脈回復電路。電路包含連續時間線性均衡器、可調增益放大器、相位偵測器、頻率偵測器、鎖定偵測器、自適應延遲校正電路、電壓控制震盪器、頻率選擇電路、帶隙參考電壓電路、1 對32 解碼器組成一資料時脈回復電路。量測上在 10Gb/s、5.4Gb/s、5Gb/s、2.7Gb/s 速率下位元錯誤偵測器驗證皆為真，功率消耗為 516mW，8.1Gb/s 與 1.62Gb/s 因為電壓控制震盪器頻率飄移無法驗證。

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KawPow演算法硬體架構實現於FPGA

本論文中所提及的KawPow演算法為Ravencoin的演算法，Ravencoin是一種區塊鏈，主要目的是提供轉帳功能，為維持這個機制，必須實際操作KawPow演算法並得到小於特定值的答案，符合的答案可以使區塊鏈產生新的區塊。因區塊鏈演算法的特性，需經過多次計算才可得出答案，在單位時間內的計算次數則稱為算力(hash rate)，而論文內容則針對如何提升算力來討論及實作。 KawPow演算法為一種區塊鏈演算法，其特性為memory-bound以及memory-hard，也就是會對memory進行大量資料讀取以及寫入，因此對於記憶體頻寬以及記憶體容量要求較高。除此之外，相比於其他相同特性的區塊鏈演算法如Ethash的演算法，KawPow演算法為了要防止ASIC以及FPGA利用硬體高運算效率的特性主宰算力，提升了用來計算的資料寬度，而這也導致ASIC及FPGA面積的使用大大提升，成本也隨之上升，使ASIC及FPGA無法完美發揮其運算快速之優勢，也達成防止算力被主宰的目的。雖然如此，本論文仍將利用現有FPGA的有限資源，針對KawPow演算法運算資料寬度大幅提升的問題進行分析及實作。 本論文將KawPow演算法實作於Xilinx FPGA VU35P晶片上並使用Xilinx的開發軟體Vivado進行synthesis、placement和routing，藉由分析實驗室舊版KawPow演算法硬體架構之優缺點，善用FPGA上的資源並將舊版架構加以改良，達到超越舊版架構的效能(Performance)。論文中詳細描述了從舊版硬體架構缺點之分析、KawPow演算法分析、FPGA硬體資源整理並分配、演算法硬體架構設計、FPGA資源使用量之估算、到最後實作、面積優化以及在FPGA進行emulation的過程。 論文最後整理出了新版及舊版架構的算力差距、資源使用，以及新版emulation的結果。從simulation可以看出，新版所能達到的算力為舊版的四倍，且在相同頻率的情況下使用Xilinx的開發軟體Vivado進行P R及timing分析，新版的timing result比舊版更好，而新版架構於FPGA進行emulation時，則可操作在360MHz，約可達到5.6M Hash/s的算力。

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基於可感知視點之空間及通道關注網路之車輛重識別

車輛重識別關注於配對由不同相機對單一車輛所拍攝的影像。這是一個在智慧監視系統中的關鍵技術，其包含多個應用，例如追縱特定車輛或分析車流量。車輛重識別本質上相當具有挑戰性，因為一台車輛會因拍攝視點不同而看起來完全不像；相反地，兩台不同車輛可能會因相同的視點而看起來很相像。在本篇論文中，我們藉由引入可感知視點之空間及通道關注網路來處理這個問題，此網路會利用輸入車輛影像的拍攝視點為導引，對卷積特徵中最重要的部分進行強調。 具體來說，對於空間關注，我們提出由語意導引之部件關注網路，該網路可在僅使用圖像層級之視點標籤進行訓練，就能學習出針對不同車輛面向去預測其像素層級之關注遮罩。同時，我們也引入一個新的距離度量，該度量會在評估兩張影像的特徵距離時，更加著重於比較共同出現之車輛部件的特徵。對於通道關注，我們提出可感知視點之通道關注機制，該機制使得我們的學習架構能根據視點資訊逐通道地對每個特徵圖進行重要度的重新評估。在大型數據集的基準上所做的詳盡實驗定性及定量地驗證了我們提出的演算法的有效性，同時證明了我們的架構超越現有最頂尖的車輛重識別方法。