• 學位論文

高效節能時脈系統設計

在系統中需要多組不同的時脈來提供給不同的模組運作。本篇論文提出一高效節能之時脈系統架構，著重在只使用單一晶體來實現兆赫茲與低功耗千赫茲輸出並降低溫度效應下所造成的頻率偏移。此架構共包含為四個作品如下所述。 本論文的第一個晶片為溫度補償晶體震盪器，實現於180奈米製程。我們使用多組受電壓控制電容來逼近一個多項次補償函數。用此方式來取代傳統複雜的補償，可以有效地節省面積與功耗。在攝氏-30度到90度的溫度範圍下可將溫度偏移由 ±12 ppm改善至 ±3.75 ppm，此晶片面積為0.282平方毫米。 本論文第二個晶片32.768千赫茲時脈產生器，實現於180奈米製程。我們提出一頻率校正系統，重複使用時脈系統內的唯一一顆兆赫茲晶體來產生千赫茲輸出並且維持整體功耗小於1微安培，在極端的溫度範圍以一兩位元溫度感測器做偏移補償。在攝氏-50度到105度的範圍內達到±20 ppm的頻率偏差，此晶片面積為0.364平方毫米。 本論文第三顆晶片為一整數倍率時脈產生器用於提供開迴路小數除頻器的輸入訊號，實現於90奈米製程。我們使用次取樣來穩定迴路使其能夠使用注入式鎖定之技術來實現高效能的時脈輸出。在晶片面積0.26平方毫米以及0.5毫瓦功耗下，產生一2.4千兆赫茲370飛秒的時脈抖動之輸出頻率。 本論文第四顆晶片為一開迴路小數除頻器，實現於90奈米製程。在此作品中我們大幅度的降低最佔功耗與面積的數位時間轉換器模組，因此能夠於0.008平方毫米的面積下產生0.625-200兆赫茲的時脈輸出並且達到300飛秒的時脈抖動以及1.5毫瓦的功耗。

• 學位論文

針對乙太網路系統設計之功能性分析及驗證

乙太網路標準迅速發展以滿足高速傳輸之需求，導致其實作的複雜度不斷增加，而實作過程中難免出現功能性的錯誤。本論文提出了一種功能性驗證方法，用於驗證乙太網路設計中功能之正確性，在 RTL 階段找出實作上的錯誤，進一步減少在物理設計階段不必要的成本及損失。我們使用 SystemVerilog 實作測試平台中的匯流排功能性模組來模擬乙太網路的資料連結層和實體層之行為，也在其中插入斷言以表示乙太網路標準中定義之錯誤行為並用於評估覆蓋率，此外我們設計測試方法以檢查匯流排功能性模組中實作功能之正確性，並可用於驗證乙太網路的設計是否正確。 我們在匯流排功能性模組中插入了 40 個斷言並設計了 83 個測試方法， 並進行模擬來驗證測試平台的功能實作是否正確，而實驗結果顯示所有測試方法皆通過模擬，且所有斷言皆被觸發，代表我們的驗證方法達成 100% 覆蓋率，也說明我們的測試平台運作正確，可用於驗證乙太網路的設計。我們也針對 2.5GBASE-T 以及 100G-KP4 乙太網路的位元錯誤率進行比較，以便分析乙太網路之錯誤更正能力。驗證新的乙太網路標準可基於既有的測試平台進行實作，節省時間並有效率的達成功能性驗證之目的。

• 學位論文

量詞布林公式: 演算法、應用、與隨機量詞延伸

量詞布林可滿足性 (Quantified Boolean satisfiability, QSAT) 是許多判定性問題很自然的表達，卻尚未有突破性解法可用於成熟的工業應用上。最近在量詞布林公式 (quantified Boolean formula, QBF) 的證明系統上的進展，銳化了我們對其複雜性的理解並顯露出一道改良求解器的光。某些基於公式展開法 (formula expansion) 的QBF求解器，在理論與實際上展現出相較非公式展開法求解器的更強大求解能力。然而，遞迴地展開苦惱於指數級的公式爆炸，仍需要小心處理。 我們提出了一個基於階層式帶有公式展開法風味的QBF求解器。使用了新的基於電路結構重建、完整或部分地全滿足性學習、核心展開、有限度遞迴的學習技術及其他方法去控制因公式展開帶來的公式爆炸。實驗顯示，我們的求解器原型與當代求解器有可比性，並在某些項目表現更佳。 在實際應用上，我們對兩種不同的問題，分別提出了基於 SAT 求解與 QBF 求解的新方法。 第一個問題是解碼器合成。編碼與解碼在資料處理上是很常見的行為。手動設計編碼器與解碼器難以避免錯誤及時間耗費。雖然已有良好的程序可從編碼器規範自動合成解碼器，但之前的方法只限定於無初始化的編碼器，其解碼器無法依賴於該編碼器的完整運行歷史。此解碼器存在條件無謂地過強，因為編碼器通常會被初始化於某些初始化狀態。我們展現了如何實際地合成有初始化狀態的解碼器。實驗結果顯示了優於先前方法能力且有效的解碼器合成法。 第二個問題是歸航序列 (Homing sequence) 導出。歸航序列導出在非確定性有限狀態機 (nondeterministic finite state machine, NFSM)的軟硬體系統測試與驗證中，有很重要的應用。不同於先前方法基於顯性樹搜尋，我們將歸航序列導出表示成QBF求解問題。此種表示方法利用緊湊的電路表達 NFSM 及歸航序列存在條件的QBF編碼，以達到有效的計算。隱性的電路表達有效地避免了顯性狀態列舉並且更加有可擴展性。我們探討了不同的編碼方式與QBF求解器在歸航序列導出的適用性。不同的計算方法與測試基準實驗，顯示了我們方法的一般性與可行性。 此外，我們延伸了 QBF 求解方法至隨機量詞，並且提出了一個新的演算法求解隨機布林可滿足性 (stochastic Boolean satisfiability, SSAT)問題。不同於之前基於 Davis-Putnam-Logemann-Loveland (DPLL) 搜尋的傳統SSAT演算法，我們的演算法將原方程式中的存在量詞消除，並改寫為只包含隨機量詞且滿足性機率相同的方程式。實驗的結果展現了此方法的可行性，但仍需要進一步的研究以解決在某些測試資料上的記憶體用量過大問題。

• 學位論文

以電化學阻抗譜法分析石墨烯與水介面的電路模型

石墨烯是一種由碳原子以六角型排列而成的二維材料，具有良好的電性、導熱性與機械特性。基於其極高的表面積和載子遷移率，石墨烯常被用作感測器的感測材料。這些感測器中，包含了以液態閘極石墨烯電晶體(liquid-gated graphene field effect transistor)為基礎的溶液感測器。由於其靈敏度與石墨烯-水的介面特性有關，本篇論文希望以電化學阻抗譜法(electrochemical impedance spectroscopy, EIS)量測石墨烯-去離子水的阻抗曲線，建立該介面的等效電路模型，並討論電路模型中每個元件所代表的意義。 本實驗所使用的石墨烯是以化學氣相沉積法(chemical vapor deposition, CVD)在銅箔上合成，再轉移到二氧化矽晶圓破片上。由於元件尺寸較小，電化電槽的待測溶液會以打洞的二甲基矽氧烷聚合體(polydimethylsiloxane, PDMS)片盛裝於石墨烯電極表面，並透過eDAQ leakless Ag/AgCl 參考電極定義溶液電壓。本次實驗以BioLogic SP-150恆電位儀進行循環伏安法(cyclic voltammetry, CV)及EIS的量測，並以BioLogic EC-Lab®軟體進行EIS曲線的擬合。 石墨烯的ESI曲線在奈奎斯特圖(Nyquist plot)上呈現出兩個半圓，我們透過改變水溶液及電及表面的阻抗的實驗，顯示高頻半圓對應到的是溶液阻抗、而低頻半圓對應到電極表面阻抗。在進行EIS阻抗曲線的擬合後，我們發現由於本實驗的水溶液為去離子水，沒有添加輔助電解質(supporting electrolyte)，溶液阻抗中出現明顯的質量傳輸(mass-transport)限制效應。在擬合結果中，我們發現石墨烯的電極介面電容值只有金電極的1/65倍，透過計算可發現石墨烯極低的介面電容來自於石墨烯本身的量子電容(quantum capacitance)效應。 在未來的研究裡，我們希望能透過電化學方法觀測石墨烯表面第一水層的表現。然而在前面的實驗中我們得知量測石墨烯介面電容時電容值會被量子電容主導，使得水中的電雙層電容效應較難被觀測，因此我們未來的量測中應以多層石墨烯作為樣本或施加偏壓以降低量子電容的主導性，並利用量測到的電雙層電容特性來佐證石墨烯表面水分子結構的相關模擬研究。

• 學位論文

一個四階的連續時間型三角積分類比數位轉換器使用製程電壓溫度不敏感基於反向器的運算轉導放大器與數位噪聲耦合之技巧

近期，使用頻率調變連續波雷達來做物件的偵測變得十分熱門，而基頻電路中類比數位轉換器的頻寬跟可以偵測物件的距離是呈正相關的，使用高頻寬的類比數位轉換器可以增加偵測到的距離亦或是減低整體的功耗，因此一個低過取樣率的連續時間三角積分器通常會被用於此應用。 本論文提出兩個一點二五百萬赫頻寬的連續時間型三角積分類比數位轉換器，使用連續離散混和的架構而不是用傳統高階的做法來實現四階的迴路濾波器，兩階使用傳統的迴路，兩階使用數位噪聲耦合之技巧，可以省下兩個運算轉導放大器的功耗；在量化器的選擇上使用了八位元的連續漸進式類比數位轉換器(SAR ADC)，並且重複利用了它的電容陣列來完成噪聲耦合。在傳統迴路上，在第一個作品中，使用了混合米勒與前饋補償的雙級運算放大器 ; 而第二個作品中，則使用了高功耗效率基於反向器的運算轉導放大器(Inverter-based OTA)，並且為了解決在製程與溫度上的變異，提出了一個自動調節電壓的低壓降線性穩壓器，在不同情況下，都可以使此基於反向器的運算轉導放大器有穩定的小訊號表現，並且連續時間三角積分器的解析度都大於70 dB。 此晶片透過台積電TSMC 28 nm CMOS RF High Performance Compact Mobile Computing Plus (HPC+) ELK Cu 1P10M實現，在四十百萬赫茲的取樣頻率下操作，於一點二五百萬赫茲的頻寬下，第一個作品量測到的最大訊號對雜訊與失真比為75 dB，動態範圍為82 dB，整體功耗為0.8 mW，Schreier品質因數為167 dB ; 而第二個作品量測到的最大訊號對雜訊與失真比為69.52 dB，動態範圍為69.2 dB，整體功耗為0.4 mW，Schreier品質因數為164.5 dB

• 學位論文

支援稀疏度調整適用於邊際端訓練之高效能類神經網路處理器晶片

基於神經網路之人工智慧技術已被廣泛應用，例如電腦視覺與自然語言處理等。在隱私保護與資料安全的考量下，利用個人資料進行神經網路訓練或微調以提升其準確度為未來邊緣人工智慧一重要發展方向。然而，邊緣端神經網路訓練相比於推論面臨許多挑戰，包括高運算量、浮點運算、以及大量外部記憶體存取。本研究展示了文獻上第一個可支援稀疏度調整的神經網路訓練處理器，透過同時提升網路之非結構性與結構性稀疏度，於訓練過程達到超過90%的資料稀疏度，而最終的準確度與原神經網路相比差異小於2%。伴隨提高稀疏度而來的資料值域縮減有利於使用8位元塊浮點數進行運算，即利用8位元的整數乘加運算取代浮點數的乘加運算，更新共用的指數項以降低浮點運算之運算複雜度。此外，所提出之架構可減少非零資料量降低外部記憶體的存取次數，並藉由雙向資料壓縮進一步減少外部記憶體的資料存取量。本研究所提出之神經網路訓練處理器晶片使用40奈米製程設計，晶片核心面積為 4.84 mm^2，操作於200 MHz工作頻率、電壓為 0.9 V的環境下，晶片功耗為 97.7 mW，用於ResNet-101的神經網路訓練時，晶片可以達到 646.6 TOPS/W 的等效能量效率。相比於過去文獻之最佳設計，本研究所提出之晶片進行神經網路訓練時可達到3.7倍的能量效率以及4.9倍的面積效率提升。

• 學位論文

全管線覆蓋的自我測試程式樣板開發

由於汽車電子和醫療電子產品的快速發展帶來的系統可靠性問題，軟體自我測試（Software-based self-test, SBST）受到更多關注。 在之前的研究[1]中，提出了一種基於模組無關的（module-independent）測試程式樣板（template）和受約束的自動測試型樣產生系統（constrained automatic test pattern generation）的轉換方法，將全掃描測試型樣（full-scan test pattern）轉換為測試程式。本文在前人研究的基礎上提出了一系列改進方法。首先也是最重要的，我們提出了一種增強型測試程式樣板及與其對應的將測試型樣轉換為測試程式的轉換方法。該樣板可以有效提高型樣到程式轉換過程的轉換精度，從而提高測試程式的故障覆蓋率（fault coverage）。此外，我們改進了自動測試型樣產生系統的約束方法，讓只能適用於具有固定（fix-length）長度指令集架構（instruction set architecture）的處理器的測試程式生成方法也可以擴展到具有可變長度（variable-length）指令集架構的處理器。最後，我們在生成測試程式的流程中加入了程式段篩選（segment filtering）機制，有效減少了生成的測試程式大小。 所提出的技術在RV32IC處理器上得到驗證，在493KB的程式大小下實現了 91.23%的轉態延遲故障（transition delay fault, TDF）覆蓋率。與之前的研究[2]相比，此技術實現了6.65%的故障覆蓋率提高和78%的程式大小減少。

• 學位論文

可滿足性基礎的自動測試程式生成

處理器在產品生命週期內的可靠性需求隨著應用的發展而增加。在此使用情境下軟體自我測試(Software-Based Self-Test)被認為是一種解決辦法。然而過去大多數的研究在生成測試程式時都牽涉到大量的硬體設計知識，這使得自動化程度降低。在本論文中，我們提出了一種只使用到簡單設計知識的自動測試程式生成器。它的基本概念是用指令序列實現自動測試圖樣生產器(Automatic Test Pattern Generation)所生成的檢測狀態。我們的核心技術是將檢測狀態視為要被滿足的值並尋找能夠使之滿足的主要輸入，藉此推導出能實現檢測狀態的指令序列。為了刪減滿足性問題(satisfiability)的搜尋空間，我們的方法將測試樣板與滿足性解答器結合並提出了一種基於檢測狀態統計來決定滿足順序的方法，它能夠維持測試品質並加速測試程式生成。 此外，針對暫存器堆(Register file)這種常見的模組，我們也提出了一個可根據流水線結構調整的通用測試樣板。它能夠提升測試品質與測試效率。透過所提方法，我們在一個RISC-V處理器上達到90.4%的轉態延故障誤覆蓋率(transition delay fault coverage)。

• 學位論文

處理器測試的自我測試程式優化

任務型應用程序和服務需要確保其生命週期中的可靠性及穩定性。一個可信的方法是軟體自我測試 (Software-Based Self-Test)，他能夠監測危害系統運行的缺陷。 在本論文中，我們提出了幾種自我測試程式優化的方法。測試程式合法化工具確保測試程式順利執行並且沒有中斷(interrupt)的情況發生。 此外，所提出的模板有助於圖樣轉換並減少測試程式生成的時間。 最後，我們通過連接測試片段組成測試程式。 提出的方法在MIPS32處理器上實現了97.49%的轉換延遲錯誤覆蓋率和減少75%的運行時間。

• 學位論文

用於虛擬實境顯示器之感知解析度提升之高效神經網路及硬體實作

雖然虛擬實境（VR）產業近年來需求遽增，發展迅速，但VR應用程式仍然無法提供充分的沉浸式體驗。這是因為VR頭戴式顯示器（HMD）不足的解析度阻礙了使用者進一步沉浸於虛擬的世界中。在本論文中，我們提出了知覺感知之時域上採樣管線（PATU）。它能夠透過增加VR HMD的感知解析度以增強其沉浸式體驗。我們使用高效且基於神經網路的方式，以及我們所提出的時域積分損失函數。透過將人眼視覺系統（HVS）的時域積分機制考慮在內，我們的網路學習到了人眼感知的過程，並將一段片段在時域上進行上採樣，進而提高其感知解析度。具體來說，我們討論將PATU與眼動追蹤技術一起部屬的潛在應用情境，這將能夠省下高達75%的運算負擔。透過推論時間分析與使用者實驗，我們的方法相較於目前最佳技術能夠提升約1.89倍的運行速度，並且能產生接受度更高的結果。 由於我們方法的有效性與具能源效益之運算，我們將一體式VR HMD視為目標平台，這是因為其相較於接線式VR來說有較受限的硬體資源、緊縮的功率預算以及較差的視覺品質。我們採用了現成的卷積神經網路（CNN）加速器以模擬將我們的方法應用於一體式VR HMD的應用情境。由於我們的方法較為簡潔和規律，和目前最佳技術相比，我們能夠使用較少的硬體資源和DRAM頻寬。