元智大學電機工程學系學位論文
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本篇論文提出應用於可見光通訊並具有主動降低電磁干擾技術之LED驅動器，此系統是基於升壓式直流-直流轉換器為主要架構。可見光通訊有許多競爭優勢優過於RF，其中包含廣闊的頻寬、安全性、功耗低以及美學。本LED驅動器符合日本可見光通訊協會(JEITA CP-1222)所訂定之標準來做設計，其採用振幅調變(ASK)的方式將資料做傳送。 我們使用了展頻的技術來降低電磁干擾。有別於一般使用DSP或MCU的解決方案，在晶片內我們使用了一個10階的LFSR來實現擬似隨機訊號的產生，並利用其中四個最低有效位元來調變PWM訊號之頻率。使得其時脈的頻譜被展開後，能量頻譜密度及EMI都得以下降。 本系統之實現使用臺積電0.35-μm CMOS製程，晶片大小為1.3#westeur024#1.4平方毫米。其量測結果顯示可以降低14分貝的電磁干擾同時也可提供峰對峰值(0到120毫安培)的驅動電流，載子頻率約為830kHz並且其資料的傳輸速率可達140kbps。
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The radio frequency identification system (RFID) has become a popular system and its applications have widely used in object tracking, toll bridge, supply chain management and industrial automation. The operation of RFID systems is involved in many tags which present in the read zone of a single reader at the same time. Tag collision occurs when more than one tag responds to a single reader synchronously. This problem is the key problem affecting the reading performance of a reader in RFID systems because the reader need to spend more time to identify all tags. An anti-collision algorithm is very important method to solve the tag collision problem in RFID system. EPCglobal UHF Class 1 Generation-2 (EPC Gen 2) developed an anti-collision algorithm called Q algorithm which is a kind of dynamic framed slotted aloha (DFSA) algorithm. In this thesis, the Enhanced Fast Q Algorithm was proposed. The results of Matlab implementations show that comparing to the Q Algorithm in EPC Gen 2, the proposed algorithm can reduce the time for identifying tags. Moreover an FPGA implementation of the inventory operation between a reader and tags for evaluating the Enhanced Fast Q Algorithm is done using VHDL. The results of the experiment conform to Matlab simulation in the term of varying initial Q value.
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適應性濾波器已經廣泛的被應用在訊號處理及通訊領域中，其中適當的步階常數以及合適的調整參數可使濾波器具有更優秀的能力。本論文提出一種結合兩個適應性濾波器，並提供不受訊雜比影響的方法，結合兩個濾波器是希望能保留步階參數大或小時之優點，以達到快速收斂及良好的穩態誤差之效能，並且透過可調變的 參數及調整參數之改善，可在系統環境發生變化時，皆有很好的穩定性及運作效能，並藉實驗模擬驗證本演算法的良好性能。
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數位控制震盪電路是全數位鎖相迴路中用來產生輸出時脈的關鍵模組，傳統上該模組會用串接不同解析度的邏輯閘式延遲單元組成環形震盪電路，輸出震盪範圍與時脈解析度可隨著增加串接級數而加大，但會因此降低操作頻帶，為了同時達到高頻率與高時脈解低度，近來有混合數位類比模式的振盪器被提出，採用數位轉類比信號電路取代偏壓電路來控制類比式延遲模組來達成，此種方式增加了震盪器的架構的複雜度，需要更大硬體成本，較不利低供應電壓的操作，也提升了與數位電路系統整合的困難度。 為了達到高震盪頻率與低雜訊與低硬體成本，在這個研究中我們將運用一個全數位諧振電路取代傳統的環型震盪電路來實現一個高頻的全數位鎖相迴路，由數位邏輯閘所製作的主動電感與變電容產生共振可以使整體震盪器輸出的相位雜訊降低而不需付出過大的電路面積成本，提出的變電容透過改變暫態的寄生電容達成更高解析度的電容變化，同時數位控制改變主動電感值與電容值則可增加頻率震盪範圍，相對於環型震盪器的架構而言，該數位諧振電路也提供較高的雜訊抑制能力。 除了上述研究內容外，基於該數位諧振器電路，我們將進行三個衍生改進，第一個是加入粗調單元與自我校正電路以加大頻率範圍與保持控制單調性，第二個為發展合適準度的數學模型並建立標準化的設計流程以增加架構可攜性，第三個是在局部作動態供應電壓調整使諧振電路能夠快速地進入交流穩態，使全數位鎖相迴路迅速地能關閉或進入操作模式。
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本論文基於免疫演算法(immune algorithm)，提出了具吞噬作用之免疫演算法 (modified Immune Algorithm with Phagocytosis, PIA) 及具吞噬作用之多目標免疫演算法(MOPIA)及其應用。免疫演算法起源於生物免疫系統 (immune system)，本文提出之演算法加入以同步擾動隨機近似(Simultaneous perturbation stochastic approximation，SPSA)實現之吞噬作用，此外，基於抗獨特型抗體(anti-idiotype)的結構改變其突變機制，使得提出之PIA更符合自然的生物免疫系統，並基於李亞普諾夫定理(Lyapunov theorm)，藉由選擇適當的SPSA之學習步伐長度以確保PIA之收斂能力並加快優化速度。我們利用帕累托(Pareto)的概念將具吞噬作用之免疫演算法修正並應用於多目標優化問題(multi-objective optimization problem, MOP)。最後，我們使用PIA應用於陣列天線優化(pattern array)以及使用MOPIA去訓練RFNN並以非線性系統鑑別驗證MOPIA之性能。