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一種應用於NAND快閃記憶體的低複雜度低密度奇偶檢查碼之編解碼器

傳統單層式儲存架構之NAND快閃記憶體多使用Hamming或是BCH碼等硬式決策技術來減緩因記憶格的錯誤而造成的影響，但由於電路越做越小的趨勢，隨著製程的逐漸縮小以及多層式儲存的技術的發展下，這些硬式決策技術的效能也地逐漸變差，以至於需要更強力的錯誤更正的方法來改善其效能，而低密度奇偶檢查碼即是一種擁有不錯的錯誤更正效能的軟式決策技術。在NAND快閃記憶體的應用上，高碼率和低成本的解碼器是不可或缺的。不規則的(18624, 16704)和(18432, 16704)碼率分別為0.896和0.906的準循環低密度奇偶檢查碼被用於本作中。我們以兩層式編碼器和一種低成本解碼架構來呈現應用於NAND快閃記憶體的低複雜度奇偶檢查碼的編解碼器。除此之外，編碼器-解碼器的共用得以降低實作複雜度。最後我們提出一種用於解碼器的低複雜度的檢查節點單元在不影響錯誤更正效能的前提下來最佳化檢查至變數節點訊息以降低儲存複雜度。此低密度奇偶檢查碼之編解碼器以TSMC 90奈米技術實現，在操作頻率166 MHz下編碼器可以達到4.03 Gb/s同時解碼器可以達到2.35 Gb/s的吞吐量。

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使用Oprofile之嵌入式系統取樣式功耗分析

耗電量資訊對於嵌入式系統是重要且有用的資訊，我們可以利用耗電量資訊來延長系統的使用時間。對於嵌入式系統的幫助十分有用，可以利用這些資訊幫助程式設計者做耗電最佳化設計。功率量測的方法可以利用simulation-based跟measurement-based的方法來獲得。前者為利用功率模型來進行功耗計算的模擬，但是因為模型沒有辦法反映實際硬體的精確功耗在精準度受有所限制。相較之下後者量測的結果就比較接近於實際情況，但是在時間精確度就不若前者。 在這篇論文中，我們使用一個實體的即時嵌入式功耗量測板來量測CPU與記憶體的功率消耗。利用外部的FPGA硬體收集功耗量測模板所收集到的資訊儲存，軟體端便能觀察功率消耗狀態。這樣的設計讓我們可以知道CPU在這段觀察時間內所造成的功率消耗，但並不能了解是哪些原因所造成。所以在論文中我們將這些量測到的資訊與系統上的軟體資訊做結合，試著估算程式在系統上所造成的功率消耗。然而，軟體時間和功率量測系統時間是不同步的，所以當軟體發一個命令給驅動程式控制功率量測系統，驅動程式接收到這個命令與開始控制功率量測系統的時間是不一樣的，所以軟體收集的功率消耗資訊是不正確的。因此，我們提出一個同步化方法去補償驅動程式延遲時間。 除此之外，在軟體與系統驅動程式溝通的過程中，受到作業系統的排成影響，會有一段的延遲，這段延遲也使我們量測到的資訊有誤差，所以我們提出了取樣式的方法，利用Oprofile取樣式的特性，藉由中斷的機制直接觀察CPU的執行狀態並紀錄。用規律的中斷持續的對CPU做取樣，配合功耗量測系統所測量到的結果，利用線性規劃的方法對整個嵌入式系統做進一步的分析，了解程式在系統平台上的功率消耗。

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絕緣閘極雙極性電晶體之二階段主動式閘極驅動電路設計

IGBT驅動在傳統上的做法，會使用如緩衝、減震電路一樣的被動元件，來取得切換時的功率損耗與電壓電流突波之間的平衡。雖然此類型的作法在技術執行上容易達成，但是額外的被動元件、以及其造成的額外功率損耗卻為人詬病。歷來有許多關於IGBT驅動的研究，絕大多數是利用不同開迴路、閉迴路控制架構來調變切換過程中的驅動強弱，藉此來減低di/dt與dv/dt，進而達成抑制暫態電壓電流突波的效果。然而，許多研究僅止於學術層面，對於在實際應用的技術執行上有不小的難度。 本論文研究的目標即為設計一個主動式IGBT閘極驅動電路，採用二階段式閘極控制架構來達成抑制反向回復電流峰值與過電壓的效果，而電源低電壓保護機制則用以提升操作可靠度。關於如何利用二階段式閘極控制來優化IGBT的硬性切換特性，在文中將有詳細分析探討。 該驅動電路利用高壓0.25μm BCD製程來實現。晶片面積為2mm × 2mm。在模擬與實驗量測中，由於IGBT元件切換過程中電流變化速率過高所導致的電壓、電流過衝現象皆有大幅度改善，且與切換能量損耗可達到平衡。

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連續衰變通道下位元交錯編碼差分調變架構

在這個論文中, 我們探討了連續衰變通道下位元交錯編碼差 分調變架構之設計, 在非編碼相幅差分調變架構部份, 我們提 出了針對差分調變表格以及指定位元標記的設計準則及最佳 化程序, 位元錯誤率模擬顯示出, 相較於傳統差分調變規則, 運 用設計準則所設計出的差分調變表格及位元標記擁有較好的 性能. 另一方面, 使用所提出之設計準則所設計出的差分調變 表格, 將此差分調變表格應用在編碼架構上也能使得其編碼架 構擁有較好的性能. 針對摺積編碼相幅差分調變架構, 因應兩 種位元交錯器的使用, 我們依序提出了目標為提升錯誤平層區 (error oor region) 位元錯誤率表現的設計準則, 在位元錯誤率 模擬中顯示, 使用我們提出之設計準則所設計出來的位元標記 及摺積碼的配對, 相較於傳統文獻中所提出的位元標記及摺積 碼配對, 能有較好的錯誤平層表現, 除了錯誤平層區的位元錯 誤率表現之外, 瀑布區(water-fall) 的錯誤率表現也是實用上的 重要探討議題, 而低密度奇偶碼(LDPC) 為已知編碼架構中擁 有相當優越瀑布區性能的一種編碼方式, 因此我們使用了外在 訊息轉換圖(EXIT-chart) 來針對低密度奇偶碼做碼搜尋; 在位 元錯誤率模擬中顯示, 在同樣的碼率下(code rate), 相較摺積 編碼相幅差分調變架構, 運用我們搜尋到的低密度奇偶碼做構 成的低密度奇偶碼架構確實擁有較好的瀑布區性能.

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基於SQMV演算法之視覺雷達融合車輛檢測系統

汽車數量的高度增長帶來進階駕駛輔助系統（ ADAS ）的需求，為了讓駕駛在旅途中做出正確的判斷與決定，確保駕駛員獲得周圍環境和可能障礙物(特別是車輛)的所有資訊是很重要的。為了實現這一目標，越來越多的研究投入在研發準確的車輛檢測系統。在本篇論文中，我們提出了一個融合雷達和影像的車輛檢測系統，這個系統同時具有雷達的高距離準確率以及影像的直觀於人眼這兩項優勢，可以獲得精準的位置和輪廓資訊。藉著投設雷達的數據結果於視覺圖像上，降低了系統在搜尋障礙物的影像處理中的複雜性和運算時間。我們使用一個影像紋理分類演算法：Sorted Quadrant Median Vector（ SQMV ）來獲取垂直和水平的邊緣圖[1] ，並利用這些邊緣圖開發一個演算法來判斷圖像中是否存在車輛。實驗結果表明，我們的系統在使用MIT CBCL車輛數據庫[2]來做模擬時能夠達到98 %的檢出率以及2.53%的false positive rate.。此外，我們也將SQMV邊緣檢測演算法利用TSMC 90nm技術合成電路。該系統可以達到333 MHz的頻率，換言之，輸入一張128*128的影像並計算出水平垂直邊緣圖只需要50μs。

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應用於語音訊號的低功耗連續時間三角積分調變器利用數值最佳化設計方法

本論文提出了一個將連續時間三角積分調變器轉成離散模型的方法並可以在此離散模型中考慮各種非理想效應。我們推導出一個遞迴關係式用來得到連續時間迴路濾波器的等效離散轉換函數，而此連續時間迴路濾波器可包含著各種非理想效應，例如放大器的有限增益、有限頻寬、額外迴路延遲等等。而這樣的模型可以讓這些非理想效應在系統合成中就可以考慮進來。我們的方法統合了目前有關將連續時間三角積分調變器轉為離散模型的方法並且可以應用在各種階數的迴路濾波器以及各種數位類比轉換器的輸出波型。根據此離散模型，我們利用數值最佳化方法來進行迴路濾波器的係數調整可以得到一個三階低通連續時間三角積分調變器的非理想效應被大幅度降低。 根據上述的方法，我們設計了一個應用於語音訊號的低電壓、低功耗三階連續時間三角積分調變器。為了操作在低電壓，此調變器使用了輸入前饋的架構搭配上一個1.5位元的量化器來降低迴路濾波器的內部訊號大小。我們利用了數值最佳化的方法來合成迴路濾波器的係數，藉此最小化頻段內的量化雜訊並且降低了放大器的規格要求以及功率消耗。為了操作在0.5伏以下的操作電壓，我們發展出了一個偽差動、反向器架構的運算放大器以及本體推動的共模迴授電路。量化器則是採用本體推動、多端輸入的regenerative latch來達成前饋係數和相加的功能。此調變器利用90-nm CMOS製程，在20-kHz的訊號頻寬內達到80.2-dB的最高動態範圍以及77.1-dB的最高SNDR。此調變器的晶片面積為0.14-mm2並且在450-mV操作下消耗了9.1-μW。FoM為39-fJ/conv-step，和其他的成果比較相當具有競爭力。

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一個應用於紅外線感測器陣列之擁有偏移電壓消除以及時間雜訊壓抑功能的反向器架構電容跨阻抗放大器讀出電路

本論文描述了一個應用於紅外線感測器陣列並擁有反向器架構式電容反饋跨阻抗放大器、像素內雙重關聯式取樣電路機制、以及虛多重取樣技術的讀出積體電路。本文使用反向器架構式電容反饋跨阻抗放大器配合耦合電容執行自動偏移電壓消除機制來消除隨著製程改變的偏移電壓，並以此架構來取代傳統的差動對式電容反饋跨阻抗放大器。在此架構中，可經由外部電壓源在曝光開始之前供給指定電壓，達到探測器偏壓的可調機制。這樣的構想不僅維持了探測器偏壓的均勻度、穩定性、以及訊號的注入效率，同時還能夠減少像素面積。在壓抑低頻率雜訊以及固定圖像雜訊時的訊號處理中，雙重關聯式取樣電路是十分有用的機制。相較於傳統的雙重關聯式取樣電路，本文所提出的像素內雙重關聯式取樣電路只需要一個電容以及一顆作為開關並連接外部電壓源的電晶體便可完成。此外，本論文採取了虛多重取樣技術來減少時間雜訊。虛多重取樣技術的雜訊消除能力與傳統多重取樣技術相比毫不遜色，並且不像傳統多重取樣技術一樣需要正比於取樣次數的讀出時間。 我們透過0.18微米的互補式金屬氧化物半導體製程技術，設計並製造了擁有55乘65像素陣列並搭載上述構想的讀出積體電路原型，並在3.3伏特的操作電壓之下透過量測來驗證所提出之電路的功能以及效能。量測驗證的結果為: 像素尺寸縮小至12微米乘12微米、72張的每秒顯示幀數、0.45個百分比的固定圖樣雜訊、以及在16次的虛多重取樣技術下減少時間雜訊至1.09毫伏特的方均根電壓。

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可與神經即時互動之介面電路研發

目前對於帕金森氏症及癲癇等腦神經失調疾病的治療方式仍以藥物控制為主，但是藥效會隨著時間而遞減且藥物容易產生其他的副作用。隨著積體電路技術的發展，目前已發展出許多用於治療神經疾病的可植入式微系統。像是利用植入式微系統記錄神經訊號並根據記錄到的神經訊號來控制義肢。深層腦刺激可用於治療帕金森氏症及癲癇等神經失調疾病。然而，目前大部份的腦機介面微系統會記錄多個通道的神經訊號並進行訊號處理。一般會採取多個記錄放大器共用一個類比數位轉換器的做法。此做法會使得腦機介面無法在記錄到特定訊號後立刻給予神經刺激訊號。本論文提出將記錄電路與刺激電路構成一個閉迴路控制細胞刺激系統，以達到即時刺激細胞的目的。閉迴路控制細胞刺激系統主要以像素類比數位轉換器取代傳統的類比數位轉換器。每個記錄通道都有獨立的像素類比數位轉換器，而像素類比數位轉換器以脈衝訊號作為輸出訊號，此輸出訊號可以直接控制腦機介面系統的刺激電路，形成一個閉迴路控制刺激電路的系統。如此一來，可以在記錄神經訊號後即時地給予神經細胞電刺激訊號，並建立細胞與細胞之間額外的連結。閉迴路控制細胞刺激系統的主要兩個電路部份是像素類比數位轉換器與可調電壓腦機介面刺激器。本論文針對這兩個電路做設計，採用TSMC CMOS 0.18μm製程實現晶片，並量測晶片以驗證電路功能。

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應用於電子鼻系統之連續侷限型波茲曼演算法晶片設計

許多可攜式或是植入式的微系統裝置依據其不同的生醫領域應用，會和感測器陣列結合，而這些感測器的反應通常是高維度且充滿雜訊或是飄移的，為了要讓植入式裝置能直接於生物體內進行診斷或是減少無線傳輸的資料量，會需要一個低功耗且能即時做訊號前處理的內嵌式裝置。在各種訊號處理演算法中，機率模型能夠使用其運算的隨機性來概括資料本身的變異，有助於系統進行穩健的訊號辨識，而連續侷限型波茲曼演算法，使用隨機型類神經網路的架構，已經於先前文獻中展現了優異且穩健的生醫訊號處理能力，並且能夠透過其學習能力即時調整參數維持良好的分群降維效果，非常適合扮演系統中訊號前處理的腳色。 本論文主要探討將連續侷限型波茲曼演算法應用於電子鼻系統作為訊號前處理裝置的方法，首先以軟體進行模擬驗證連續侷限型波茲曼演算法處理電子鼻感測訊號的可行性，接著進一步研究將演算法實現成硬體的方法，而演算法硬體已經成功以TSMC 0.18μm與90nm製程實現，並整合入電子鼻系統當中，使用LabVIEW軟體以及資料擷取卡系統設計實驗平台，以氣體資料進行量測的結果也證實了演算法硬體能夠有符合預期的訊號處理效果。

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A GPU Runtime Demonstrated on an Encrypted File System

在此論文中，我們實作了一個異質系統架構執行框架，使開發者能夠有效率地整合多個運算資源，如顯示卡、計算加速卡、協同處理器等等。在此架構下，應用程式能夠管理任務的執行以及設計任務的排程方法，使系統能夠根據任務的特性，選擇最適合的硬體來完成運算，或是同時利用多個硬體來加速任務執行，提昇整體系統的使用效率。並且，亦針對計算加速卡的運算程序進行最佳化，徹底發揮硬體的最大效能。結果顯示在資料傳送的部份，能夠帶來40%的速度提昇，而整體之效能，則根據應用程式特性不同，額外帶來若干倍不等的加速。 另一方面，此論文亦整合上述之執行框架，修改了之前所提出之檔案可靠度架構並以GPU協同加速之檔案系統，使之能夠整合更多計算資源，包含CUDA與OpenCL等平台。在原先之檔案系統，我們提供了使用者彈性的設置，允許對各個檔案設置不同的可靠度級別，再依此進行不同程度的可靠度編碼。我們依此概念增強了檔案系統，加入檔案安全性的設置，讓使用者能夠為不同檔案設定不同程度的安全級別，再即時為檔案做加密運算。其中可靠度演算法採用柯西里德所羅門(Cauchy Reed-Solomon)編碼，而加密演算法則採用進階加密標準(Advanced Encryption Standard)。結果顯示，配備計算加速卡協同加速之系統，加密運算能夠達到104.57倍之效能提昇。