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適用於嵌入式FPGA的輕量化卷積類神經網絡處理器之設計方法

因為能達成高平行計算以及快速的部署，以FPGA為基礎的卷積類神經網路處理器被日益廣泛的應用。然而，在嵌入式的FPGA設計上，有著許多的考量點，包括︰FPGA上有限的可重構邏輯資源、外部記憶體所造成的傳輸延遲以及資料傳輸單元與運算單元之間的搭配合作；因為這些原因，也間接限制了FPGA上的使用。基於這些問題，我們提出了一個系統化的設計方法，以達成快速部署的可行性，包括︰以參數化的方法去設定不同的邏輯與儲存單元，以快速找尋滿足目標平台的設計、並且提供資源與時間上的建模，以方便快速驗證。 為驗證所提出的設計方法，我們在PYNQ-Z1平台上實際打造了圖像辨識的應用︰YOLOv2，並且達到了48.23 GOPs的吞吐量與0.611秒的執行時間。在執行同樣的推論下，能達到與CPU和GPU相比42.38與12.8倍的加速；並且與其他相仿的FPGA設計，能達到2.36倍的執行速度。此外，我們的預測模型與實際實驗結果僅有5-22％的誤差，與先前的研究相比，減少了近60％的誤差。

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極化碼的協作加權比特翻轉和置信度傳播列表解碼器

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具學習能力之隨機突波式仿神經網路分析與晶片設計

近年來，隨著機器學習的蓬勃發展，越來越多神經電路演算法被推出，應用在生活周遭，例如社群媒體、廣告投放等等，而這些神經模型的訓練往往仰賴大量的資料來進行監督式的學習，不但消耗大量的能源，也和真實的生物神經系統運作方式不太相同。然而，大腦的運作不但功耗極低，也能進行非監督式學習，亦即不需太多資料即可訓練出高準確度的資料分類能力。在研究上，發現生物神經具有隨機性之突波產生，並能夠透過這樣的現象來增強對雜訊的耐受性，除此之外，也有文獻顯示透過雜訊能幫助隨機性突波神經網路的學習。 本論文探討了隨機性突波神經網路之模擬與分析，利用軟體分析之結果來訂定神經網路電路之規格，設計並建構出具有學習能力之隨機突波式神經網路晶片。論文內容主要聚焦於：演算法重建與模擬、訂定硬體規格、突觸可塑性電路與突觸電路之電路設計。

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一個基於智慧合約的分散式物聯網裝置自主權限交易管理系統

傳統以服務商為中心的IOT管理系統在實際使用上因服務商的不可控性而產生許多已知的安全、用戶隱私與交易公平性等疑慮。因此，IOT管理系統的其中一個發展趨勢是將權限與隱私的管理歸還給使用者自行決定管理，也就是分散式自主管理方式，因而消弭服務商不透明的管理方式所造成的不可信任風險。但自主管理方式在授權憑證設計、公平交易機制、硬體建置成本與雙重支付問題上需有配套的完整解決方案。 因此，我們針對上述問題提出一套授權交易系統應用區塊鏈技術並結合我們之前研究的分散式物聯網的權限自主管理的UREKA架構。我們的方法無需改變分散式權限管理系統的設計，而應用區塊鏈智慧合約技術進行額外的授權交易與交易監督。此方法可兼具分散式系統的隱私、安全保護，以及區塊鏈系統的可信任交易。讓IOT系統在隱私、安全與可信任的前提下能實現資料與服務的自主授權交易。 此外，我們的系統特色是物聯網裝置無需有網路連線功能，因此無需昂貴的網路連線硬體。使用者可透過自身持有的行動裝置做為傳遞中介，向區塊鏈申請並下載加密的授權票（U票）證明使用權，然後用近距離傳輸給目標裝置查驗並執行，而後將裝置上的執行結果（R票）由裝置簽名加密再透過使用者回傳區塊鏈結算。 此創新的物聯網裝置自主權限交易管理系統，不只大大降低了IOT裝置的硬體建置成本並增加裝置的可佈署位置的彈性，更重要的是為自主管理系統提供可信任的對外授權交易。

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應用變分自編碼器強化物件偵測的資料篩選效能

對一次選多張影像之物件偵測自主學習在監視影片環境中，我們的方法應用變分自編碼器強化其資料篩選的多樣化特性。 相比於多樣性篩選以及不穩定性篩選，我們的混合型篩選策略在各種環境都具有穩定的表現：我們仰賴不穩定性篩選策略對影像的評分方式，但是我們會動態的調整評分的權重來避免相似資料篩選帶來得不必要花費，首先先藉由K-means 聚類法將變分自編碼器描述的影像分布取得相似影像的假設性標註，再藉由假設性標註以及篩選過的圖片，調輕與被選過的資料同類別的篩選權重，反覆上述步驟直到選取定量的影像進行標註後，我們會加入訓練集來訓練我們的物件偵測模型。我們實驗在四種不同環境以測定我們的混合策略是有效且強健的，並且給予各種方法對於各種環境的適用性比較及使用建議。透過我們的方法可以加速物件偵測系統的建置以及資料的收集在監視器上的應用，在多數環境下我們可以僅使用30%資料訓練模型取得完整資料集訓練模型的90%表現。

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應用於USB 3.1之資料率每秒一百億位元全速率時脈與資料回復電路設計

隨著科技半導體產業日益進步，資料傳輸速度越來越快速且資料量越來越龐大，則高性能之鎖相迴路及時脈與資料回復電路……等電路架構扮演之角色也日益重要，又系統時脈速度大幅提升而產生之時脈與資料傳輸誤差問題越顯重要。在此產業背景下，為解決此問題，高速率、低抖動之時脈與資料回復電路成為熱門研究議題。 本論文研究主要是實現一個應用於USB 3.1之時脈與資料回復電路，為符合高速率之規格需求，本研究運用電壓電流轉換器(V-I Converter)取代電荷幫浦(Charge Pump, CP)，其速度影響主要來自於電流之充放電速率，因此我們應用電壓電流轉換器能有效減少電晶體(MOS)數量加快操作速率，但缺點是須在電流不匹配誤差(Current Mismatch)與充放電速率間取捨，然而幸運的是，電流不匹配誤差對時脈與資料回復電路之鎖定影響較小。並且為了縮小晶片面積，壓控振盪器(Voltage-Controlled Oscillator, VCO)我們在面積與相位雜訊(Phase Noise)間作取捨，由於本論文希望面積較小，因此使用環形振盪器(Ring Oscillator)做為晶片架構。由此設計我們不但可以操作在較高速率，亦能縮小晶片面積，達到高速率、低面積之時脈與資料回復電路。 本論文使用 TSMC 65nm 1P9M CMOS 製程 且供應電壓為1.2 V的環境下實現一個10Gbps全速率時脈與資料回復電路。輸入資料為10 Gbps PRBS7 ，還原時脈速率為10 GHz，功率消耗為30.1 mW，電路面積為72.5 μm x 47.5 μm 。

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一個具有降低參考電壓抖動影響之十二位元連續漸進式類比數位轉換器

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一個搭載乒乓操作脈衝寬度調變器畫素之偵測顯著 動態影像感測器

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一個使用CMOS影像感測器達到背景光消除的單片光學編碼器

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一個高能源效率十二位元每秒取樣一億次之時間交錯連續漸進式類比數位轉換器使用共用半休眠切換技術

本論文提出一個使用共用半休眠切換技術以求高能源效率的12位元、每秒取樣1億次之時間交錯連續漸近式類比數位轉換器。 在物聯網應用當中，連網裝置通常以低電壓操作有較佳的能源效率表現也有較長的電池續航力，因此本論文之類比數位比較器設計在一個0.5伏與1伏雙供電之系統。低電壓循序漸近類比數位轉換器之轉換速率非常低，為了達到每秒取樣一億次的取樣速率，採用時間交錯式的系統架構。當中的子轉換器延續半休眠切換之概念，以求較低的電容切換功耗。本論文改良半休眠切換應用於時間交錯式架構，提出共用半休眠切換技術，透過重複使用閒置的子轉換器，降低所需之子轉換器總數。 本電路之原型晶片採用40奈米1P9M互補式金氧半導體製程製作，核心電路面積為600×870 μm2。在1.0/0.5 V供電以及每秒取樣1000萬次操作之下，本晶片可達到56.145 dB之訊號雜訊加失真比(SNDR)，對應等效解析度(ENOB)為9.03位元。其功耗為35 μW，換算能源效率指標(Walden figure-of-merit, FoMW)為9.36 fJ/conversion-step。在取樣頻率為每秒取樣1億次時，僅達到46.121 dB之SNDR，ENOB為7.369位元，其功耗為284 μW，能源效率指標FoM為17.28 fJ/conversion-step。