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氧空缺和雙極電荷層於多晶矽-氧化矽-氮化矽-氧化矽-矽形式非揮發性記憶體的應用

在本篇論文中，我們將由於氫氣退火在二氧化鉿(HfO2)上產生的氧空缺應用到二氧化鉿(HfO2)薄膜和二氧化鉿(HfO2)微晶粒記憶體電容上。我們發現在300度C氫氣退火一小時後，二氧化鉿(HfO2)薄膜記憶體電容表現出最大的遲滯電壓差值(hysteresis)。並且在500度C氫氣退火一小時後，二氧化鉿(HfO2)微晶粒記憶體電容顯示出最大的遲滯電壓差值。我們確認以二氧化鉿(HfO2)薄膜或二氧化鉿(HfO2)微晶粒為電荷捕捉層的SONOS型記憶體結構可以藉由以氫氣退火所產生的氧空缺來增大記憶窗口。 再者，我們將在氧化鋁(Al2O3)和二氧化矽(SiO2)的接面上產生的”本質偶極 ”(intrinsic dipole)的觀念應用到二氧化鉿(HfO2)薄膜和二氧化鉿(HfO2)微晶粒記憶體電容上。我們指出經由在SONOS型記憶體電容中引入一層極薄(約1奈米)的高介電常數材料(HfO2或Al2O3)可以有效的調節金屬電極的功函數。我們發現對於二氧化鉿(HfO2)薄膜和二氧化鉿(HfO2)微晶粒記憶體電容來說，經由在電荷捕捉層和穿遂氧化層的中間引入一層極薄(約1奈米)的氧化鋁(Al2O3)，配合適當的氫氣退火溫度，我們甚至可以得到更大的遲滯電壓差值。 最後，我們提出一種雙極電荷層的新穎SONOS型非揮發性快閃記憶體結構。我們在穿遂氧化層之上引入一層約1奈米的氧化鋁(Al2O3)來造成雙極電荷的產生，並且使得寫入動作較為簡易。因此我們得到較快的寫入速度。更甚的是，這種新穎結構的SONOS型記憶體較傳統SONOS記憶體有更好的資料持久性。因此我們相信具有雙極電荷層的SONOS型快閃記憶體將有機會參與下個世代非揮發性記憶體的應用。

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以脈波閂鎖器之存活記憶體單元為基礎之低功率維特比解碼器

近來由於無線及可攜式裝置的普及，高速低功率的維特比解碼器成為設計上重要的考量。為了有效降低維特比解碼器的功率消耗，本論文提出一個脈波閂鎖器來實現解碼器的記憶體部分。由於電壓低擺伏的優點及通行電晶體的特性，可降低單一記憶體單元的功率消耗，進而降低資料存取時的功率消耗。模擬結果顯示，在雜訊比為3分貝的環境下，本研究所提出的方法可省下21％的解碼器功率消耗與29％的存活記憶體單元功率消耗。

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利用雙重微影成像法製作非對稱P型金氧半場效電晶體之研究

在本篇論文，僅利用線形光學步進器並搭配雙重微影成像法可微影出0.1微米的閘極長度，這已經超越機台的微影解析度極限。利用此技巧，即使不用電子束直寫系統，仍有小於0.1微米的解析度，這對於學校的實驗研究，提供較便利的小線寬微影方法。在實驗中，雙重微影成像法在電子顯微鏡下的線寬觀測結果下，可對此方法的線寬控制精準度做檢查。雙重微影成像法並可應用在非對稱金氧半場效電晶體的結構設計，非對稱金氧半場效電晶體可以比傳統的對稱結構有所改善，傳統上為了考量製作成本以及製程上的便利性，都使用對稱的設計。而雙重微影成像法恰好可以滿足非對稱金氧半場效電晶體的智成考量。本研究調變了源極/汲極延伸區域的結構參數(接面深度)，來驗證其對於驅動電流、短通道效應的影響。實驗做出來的非對稱元件雖然有過度蝕刻造成的缺陷，但是在基本電性還有短通道效應上，仍可以分析出比對稱的結構有些許的改善。

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鎳鐵與氧化鋁奈米複合材料的合成及製程開發使螺旋電感的性能增強

在此篇論文中，我們使用奈米鎳鐵柱應用於高頻螺旋電感，利用空間中相對磁導率的提升來增加電感值，以達到無線通訊應用晶片面積微小化的目標。直徑70nm，高度1μm 的奈米鎳鐵柱是利用沉積在矽基板上的陽極氧化鋁模板以電鍍方法所製成，規則的奈米鎳柱陣列被高電阻率的陽極氧化鋁模板所分隔，有效的避免了電感在高頻應用時所產生在磁性材料的渦電流損耗。在本實驗設計中，奈米鎳柱應用於螺旋電感，觀察奈米鎳柱鐵芯受到電感均勻的磁場磁化下，所得到的奈米鎳柱鐵芯電感高頻特性。最後，已完成的四圈半奈米鎳柱鐵芯螺旋電感的高頻特性被量測由0.1GHz到5GHz，電感值約有23 % 的增加，持續到達1GHz為止。

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具電場增強式奈米線結構之複晶矽薄膜 電晶體非揮發性記憶體之研究

本綸文中，我們利用一種簡單且低成本的方式製作出具電場增強式奈米線結構之複晶矽薄膜電晶體的SONOS非揮發性記憶體(FEN POST SONOS)。在製作過程中我們利用間隙壁技術(Spacer Technique)來製作奈米通道而不需要用先進的微影技術。由於電場增強式的奈米線結構能有效的提升穿隧氧化層的電場同時降低阻擋氧化層 (blocking oxide) 電場，因此能有效的提高寫入、抹除速率。在第三章中，我們提出了另一種以真空取代穿隧氧化層的FEN POST SONVAS非揮發性記憶體結構去更進一步提升前面所提出的FEN POST SONOS非揮發性記憶體的耐久性。此外，由於真空的低介電係數特性能更有效的提升穿隧層(tunneling layer)的電場，我們提出的FEN POST SONVAS非揮發性記憶體也表現出比先前所提的FEN POST SONOS非揮發性記憶體擁有更好的寫入與抹除效率。

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利用二段式熱化學氣相沉積法成長不同間距高度比之奈米碳管柱列之場發射特性研究

此篇論文之實驗當中,成長奈米碳管方面,為了可以減低成本且能夠均勻的將奈米碳管應用於場發射顯示器當中,熱化學氣相沉積法比起其他分法具有簡單且低成本的優勢,因此被認為是最具有潛力的碳管成長發法之一。在催化金屬的使用方面,於多層共鍍催化金屬合成柱狀形式奈米管的奈米探管陣列於場發射的應用,採取了鈷鈦共鍍的合金,此方式不僅得到高度一制性的碳管管徑並且利用了金屬鈦於高溫下與炭的化合結果,能夠有效提升奈米碳管對於基板的附著能力以及展現較佳的場發射特性。 首先,根據以往關於柱狀形式奈米碳管用於場發射方面的論文當中,數種不同高寬比都被提及,例如 R/H = 6，R/H=3，R/H=2等，並沒有真正探討出高寬比與柱狀形式奈米碳管陣列組合上之絕對關係，在這實驗當中，設計了三種不同柱狀奈米碳管之間的間距，且由控制成長時通入碳源的流量與成長的時間可以穩定成長出所需要柱狀奈米碳管的高度，進而討論其R/H值，當中，也發現到當柱狀奈米碳管之間的間距越遠，可以得到其對應最小起始電場的理想R/H值有趨近於2的趨勢，實驗中定義了電流密度為J=10 iv μA/cm2對應到的電場為起始電場，在間距80μm，150μm與250μm最佳R/H值為8，4.7與3.2分別能夠對應到最小起始電場為Eturn-on=1.78V/μm, Eturn-on=1.55V/μm與 Eturn-on=1.53V/μm，並且在最佳R/H情況下可以得到均勻性最佳的場發射效果。 根據先前實驗中奈米碳管成長機制,倘若要得到長度較長的奈米碳管，必須控制其成長時碳源氣體流量與成長時間的搭配，因此，改良了單一階段成長的參數而成功的達到二階段形式的成長方式,此方法不僅能夠成長出較高的柱狀碳管並且在場發射方面可以得到相當優異的起始電場Eturn-on=0.1V/μm,以及飽和電場Ethreshold=0.3 V/μm,實驗中也定義了電流密度為J=10mA/cm2對應到的電場為飽和電場，並且利用了SEM, Raman, TEM 作了材料特性方面上的分析。 由於奈米碳管密度會影響其場發射特性,為了使其均勻特性有效提升,近一步使用電漿來改善柱狀奈米碳管的表面密度分佈是可行的方法之一，本論文中提出了使用純氧電漿或氧氣加氯氣的電漿作為柱狀奈米碳管的後段處理，當中發現氧氣加上氯氣的電漿可以藉由改變轟擊的時間，造成某些奈米碳管被摧毀，而留下一些較高的奈米碳管，而這些較高的奈米碳管表現了較高的場發射電流，當中也明顯發現了，經過電將處理後柱狀奈米碳管的幾何型態有顯著的變化，也因為型態上的改變使得電場遮蔽效應的下降，以致於起始電場的降低與均勻性顯著的提升，並且得到了當氧氣加氯氣電漿處理三分鐘後的結果,電場遮蔽效應能夠最有效的抑至，而起始電場Eturn-on=1.4V/μm相較於未經過電漿後處理的起始電場Eturn-on=2.6V/μm有很明顯的下降。 最後，在奈米碳管場發射的應用當中，低操作電壓是個很重要的因素，因此設計了一種溝槽式的奈米碳管三極結構，利用氧化層來取代傳統的絕緣間隙層，藉由控制奈米碳管的長度可以改變閘極到發射極的間距，實驗中固定陽極電壓為800V，當閘極電壓從0V增加到80V時，場發射結果的亮度和均勻性都會大幅提升，並且論文中也利用了SIMION 3D軟體，模擬了不同閘極到發射極的間距與閘極對於均勻性的影響,因此這結構應用於奈米碳管場發射將是不錯的優勢。

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利用一倍供應電壓元件實現兩倍供應電壓共容輸入輸出緩衝器設計

隨著互補式金氧半導體(Complementary Metal-Oxide-Semiconductor, CMOS)積體電路製程技術的演進，電晶體閘極氧化層(gate-oxide)的厚度越來越薄，其所能承受的最大跨壓，包括閘極-源極電壓(Vgs)和閘極-汲極電壓(Vgd)也跟著變小。為增快電路的工作速度，以及降低能源的消耗，近來的積體電路設計所使用之工作電壓也跟著降低。然而較早的CMOS製成技術所設計的電路，使用相對於先進製程所能忍受的較大工作電壓。混合電壓輸出入緩衝器 (mixed-voltage I/O buffer)作為不同電壓之傳輸介面，如何避免閘極氧化層過壓 (gate-oxide overstress)以提高積體電路的使用壽命，是一項重要的課題。此外電路的操作速度越來越快，如何降低接地彈跳(ground bounce)的影響，也是一個特別的挑戰。更進一步地，為確保訊號的完整性和維持電路速度上的表現，輸出入緩衝器必須使電壓迴轉率(slew rate)的變異量越小越好。 在本篇論文當中，提出了一個使用一倍供應電壓元件的一個二倍供應電壓共容輸入輸出緩衝器，且驗證於0.18m CMOS製程技術，伴隨動態源極輸出技術 (dynamic source output technique)和新閘極控制電路(new gate-controlled circuit)，其可以傳送及接收二倍供應電壓之訊號且不會發生閘極氧化層過壓的問題。此新提出之二倍供應電壓共容輸入輸出緩衝器可在不同的CMOS製程下實現，以滿足不同的混合電壓介面之應用。 在論文的後半，將此新提出之二倍供應電壓共容輸入輸出緩衝器結合電壓迴轉率控制(slew-rate control)電路，以降低接地彈跳的影響。此外，此新提出之二倍供應電壓共容輸入輸出緩衝器也結合了製程、電壓及溫度補償(process, voltage, and temperature compensation)電路，使電壓迴轉率(slew rate)的大小在不同的環境下，仍能維持在一定的範圍以內。

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高壓BCD製程之靜電放電防護元件設計與實現

在smart power technology中，高壓 (high-voltage, HV) 電晶體已經廣泛運用在顯示器積體電路 (integrated circuits, ICs) 、電源供應 (power supplies) 、電源管理 (power management) ，和汽車電子 (automotive electronics) 應用上。為了克服在高壓電晶體中的高工作電壓，製程上的複雜度與確保高壓元件可靠度的困難度也隨之增加。因此，在如此惡劣工作環境下所引發的栓鎖 (latch-up) 現象對於在靜電放電 (electrostatic discharge, ESD) 可靠度的考量上更具有挑戰性。 有效率的靜電放電防護設計對於要求可靠度的高壓電晶體而言是極重要的。為了確保靜電放電防護元件的效率和可靠性，其靜電放電防護元件的電壓-電流 (I-V) 特性曲線圖必須落在靜電放電防護設計窗口 (ESD protection design window) 的範圍內。也就是說靜電放電防護元件的觸發電壓 (trigger voltage, Vt1) 必須比內部電路的崩潰電壓 (VBD, internal) 還要低，且靜電放電保護元件的持有電壓 (Vhold) 必須大於工作電壓 (VDD) 。 在高壓製程中，雙載子接面電晶體 (bipolar junction transistors, BJTs) 、高壓金氧半場效電晶體 (HV MOSFET) 和矽控整流器 (silicon controlled rectifier, SCR) 已經普遍被當作靜電放電防護元件。在這些元件中以矽控整流器最為吸引人。因為矽控整流器在最小的面積下有最高的二次崩潰電流 (It2) 和最小的導通電阻 (Ron) 。然而，在正常電路工作下，因為雙載子注入效應 (double-carrier injection) 和寄生的正回授機制 (regenerative feedback mechanism) 所造成矽控整流器的低持有電壓特性將會導致被當做電源間靜電放電箝制電路 (power-rail ESD clamp circuit) 使用的矽控整流器更容易發生栓鎖現象。因此，增加靜電放電防護元件的持有電壓和降低栓鎖現象的發生是高壓靜電放電防護設計中重要的課題。 在高壓製程中，許多針對增加靜電放電防護元件的栓鎖免疫能力已經被發展。其中一種方法是增加靜電放電防護元件的持有電壓使大於工作電壓，另一個方法是增加靜電放電防護元件的觸發電流 (Itrig) 或持有電流 (Ihold) 使大於最小的栓鎖觸發電流 (ILU) 。因為栓鎖現象是一種毫秒的可靠度測試，所以在判斷栓鎖免疫能力上使用DC量測的持有電壓、觸發電流和持有電流比使用傳輸線系統 (transmission-line-pulsing, TLP) 量測的值當作依據更具有說服力。 在本篇論文中，具有高栓鎖免疫能力的靜電放電防護元件已被設計與發展並成功的在 0.5-m 16-V bipolar CMOS DMOS (BCD) 製程中獲得驗證。在整篇論文中採用矽控整流器當做靜電放電防護元件因為其具有優秀的靜電放電防護表現。從DC 的量測結果發現，藉由 N+-Buried Layer (NBL) 的加入可以增加矽控整流器的持有電流。另外，具有高暫態栓鎖免疫能力的靜電放電防護架構可以利用堆疊元件的方式去實現。

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多晶矽薄膜電晶體與奈米線場效電晶體氣體感測器特性比較之研究

在本論文中，我們利用多晶矽薄膜電晶體與多晶矽奈米線電晶體做為氣體感測器，在各種環境狀態下的影響，如：大氣下、真空、氮氣中、有氨氣的環境、有水氣的環境、以及水氣和氨氣都有的環境，進行量測並比較其結果。實驗結果顯示，多晶矽薄膜電晶體的通道厚度對於感測靈敏度的影響甚巨。本論文提出一模型，考量空氣中氫的相關成份與多晶矽之間的交互作用，用以解釋本論文的主要發現。

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使用I射線步進機的雙重圖形曝光技術以及其應用在元件製作之研究

在本論文中，我們發展出一種新穎的技術可利用Ｉ射線(I-line)光學步進機來製作次世代小於100奈米的閘極圖形，並應用其來製作元件。這技術包含了兩次光學微影以及後續製程。因為它不會受到如同一般製程中的繞射效應，其複雜製程帶來的好處是突破一般Ｉ射線光學微影方法的解析度極限(~0.3m)。這技術的解析度在本論文中已被證實可進展到約80奈米左右。數種非對稱源極/汲極元件在本論文中也用此技術來製作與分析，如穿隧式場效電晶體(TFET)以及非對稱式沿展之N型場效電晶體。