交通大學電子工程系所學位論文
國立交通大學,正常發行
選擇卷期
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在前瞻超大型積體電路元件中，為了提升元件的效能，許多新穎的元件結構已被廣泛的提出，例如：高介電係數介電層、應變矽通道、金屬閘極與金屬源/汲極結構。當元件微縮至奈米級尺寸時，通道背向散射理論已經成功的運用在預測元件微縮極限上。而今，由於蕭特基金氧半場效電晶體製作的最佳化方法已趨可行，其在前瞻元件演進的地位已大幅的提升。因此，蕭特基金氧半場效電晶體的載子傳輸特性的研究成為主要課題。 本論文中，我們首先著眼於利用活化能(Activation Energy Method)方法求得等效的蕭特基位障勢。蕭特基場效電晶體之汲極電流傳導機制與閘極電壓的關係式可利用等效蕭特基位障勢表示。另外，我們同時發現蕭特基金氧半場效電晶體在打開狀態時，產生一個負等效蕭特基位障勢，使通道背向散射原理可運用於此。以往，溫度相依法(Temperature Dependent Method)常被用來探討通道背向散射係數。但是，在蕭特基金氧半場效電晶體中，載子主要是透過熱場發射機制由源極入射制通道內。所以對此元件來說，溫度相依法是不可行的。為了要求得載子彈道入射的機率，我們導入了等效彈道遷移率(Effective Ballistic Mobility)的觀念，此原理是建立在載子遷移率(Mobility)會隨著通道縮小而下降的因素上。因此，我們可以透過等效彈道遷移率的方法得到載子在元件線性區的彈道入射係數與載子熱入射(Thermal Injection Velocity)速度。然後，我們運用當電晶體在負等效蕭特基位障勢發生時的載子平均傳輸速度(Carrier Average Velocity)與載子熱入射速度上，藉由這兩個速度的關係式，載子在打開狀態時的載子彈道入射機率即可求得。 由本文的研究，我們得到幾個結論： (1) 背向散射理論在蕭特基金氧半場效電機體中，因負等效位障勢的產生而再度的適用， (2) 載子由源極經通道到達汲極的背向散射機率因非局部的熱場穿遂機制而較傳統金氧半場效電晶體高， (3) 應變矽通道元件對背向散射係數影響較輕，但對載子熱入射速度影響較劇烈， (4) 遷移擴散(Drift-Diffusion)模型在quasi-ballistic區仍適用。因此，蕭特基金氧半場效電晶體加上高參雜隔離層(Dopant Segregation Implantation)與CESL(Contact-Etched Stoped Layer)技術，可達道元件高速操作的需求。
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在本論文中，我們提出一個能夠自動偵測LCD 面板上亮度不均勻的瑕疵， 並且以符合人眼視覺的方式去量化這些瑕疵的嚴重程度。其中，我們希望處理的 瑕疵包括: 水平或垂直跨整個螢幕的帶狀瑕疵，水平或垂直跨整個螢幕很細且訊 號很弱的細線瑕疵，以及在螢幕上緣像窗簾一樣亮暗間隔的窗簾瑕疵。針對帶狀 瑕疵和細線瑕疵，我們提出偵測的方法，並且以符合人眼視覺的方式去量化瑕疵 的嚴重程度，而窗簾瑕疵部份，我們則是提出偵測的方法。關於帶狀瑕疵的偵測， 我們先採用二次微分的運算去找出影像中亮度不均勻的帶狀區域，然後計算這些 可能是帶狀瑕疵區域的對比值，最後再利用清華大學所進行的人因實驗結果，來 決定人眼對這些瑕疵的感受程度。關於細線瑕疵的偵測，由於訊號十分微弱，不 易偵測，我們一樣先利用二次微分去找每個點跟附近點之相對亮暗關係，然後利 用細線瑕疵整條線的一致特性，來找到可能是瑕疵發生的地方，最後再利用人因 實驗的結果去決定人眼對這些區域的感受程度。關於窗簾瑕疵的偵測，則可以被 當成是只有影像上緣的帶狀瑕疵偵測，但是由於缺乏相關人因實驗的配合，所以 在這部份我們將只討論此類瑕疵的偵測。在本論文中，我們完成了這幾種瑕疵的 偵測與量化技術，並且經過實驗來證明這些演算法的確卻可以有效地找到瑕疵並 加以量化。
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隨著先進製程的進步，MOS電晶體的通道長度越來越短，電晶體的寄生效應也因此隨之變 小，這樣可以大大提升其操作速度以及節省功率消耗。但是因為通道長度的縮短，也使 得電晶體的輸出阻抗降低；另外因為越來越薄的oxide厚度，為了元件的可靠度，工作電 壓也隨之下降。因為輸出阻抗變小與工作電壓的降低，使得類比電路設計難以得到高增 益以及大動態範圍的要求。這些因素都使得類比電路設計的難度越來越高，讓類比電路 的效能面臨嚴峻的考驗。\ 電壓式的切換電容管線式類比數位轉換器目前被廣泛的使用，因為其在運作時將一個高 增益的運算放大器操作在負迴授的狀態，使得其轉換特性可以達到高線性度以及高準確 度的要求，但是因為的電容不匹配或者是有限增益的運算放大器會在類比數位轉換器的 輸出造成非線性的失真。以目前CMOS的製程技術，電容的匹配可以讓類比數位轉換器達 到10-12Bit 左右的解析度；但是先進製程卻使得要設計一個高增益放大器的難度變得相 當的高，既使達到增益的設計要求，但是卻往往會犧牲運算放大器的操作速度。所以如 何利用一個高速低增益的運算放大器，設計出一個高效能的類比數位轉換器，是本篇論 文的重點。\ 本篇論文描述一個應用於管線式類比數位轉換器之強健背景校正技術。對於一個切換電 容式的管線式類比數位轉換器，我們可以切割他的輸入取樣電容，並且將亂數序列利用 切割的電容混入主要的訊號之中。輸入的亂數序列可以利用類比數位轉換器的輸出加以 萃取出來，如此便可以不影響到類比數位轉換器的正常工作達到校正的目的。利用與數 入相關的亂數產生序列，就可以使得類比數位轉換器的工作不需要額外的輸出擺幅。\ 我們實現了一個65奈米金氧半場效電晶體製程的12-Bit、80~MHz、32mW之管線式類比數 位轉換器，它利用新的背景校正技術，將類比數位轉換器所造成的非線性加以校正，其 中除了將增益以及次數位類比轉換器加以校正之外，更進一步將運算放大器之非線性增 益所造成之非線性失真加以修正。我們所提出的技術是強健而且不會受到元件不匹配的 影響，另外也不需額外的輸出擺幅。因為我們減輕類比電路所需要的準確度與線性度要 求，所以可以利用比較簡單並且省電的方式來實現類比電路。我們實現的類比數位轉換 器在輸入為2~MHz的弦波，並且工作在80MS/s時可以達到67~dB的SNDR與81~dB的SFDR。\ 另外我們還提出一個切割通道的類比數位轉換器架構來減少校正所需要的時間。這個切 割通道類比數位轉換器，由兩個一樣的類比數位轉換器所組成，它們接收相同的輸入訊 號，但是利用不同的亂數序列來進行校正。我們在校正資料萃取前將兩個類比數位轉換 器的輸出加以比較並且將雜訊先加以消除，如此便可以大幅降低所需要的校正時間。在 此篇論文之中我們將所提出的架構利用理論分析與系統模擬加以驗證。
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在現今超大型積體電路的設計中，因為製程縮小而使得良率相關的問題也越來越嚴重。使得良率下降的原因有很多，隨機粒子所造成的短路與斷路就是其中一個主要的原因。在現今的流程中，我們需要等到繞線全部完成之後，才能採取一些最佳化的方法來解決這個問題，但是在這個階段可以改善的成效也不甚良好。在本篇論文中，測試例子為ISPD2007全域繞線比賽時所提供的檔案。我們將藉由一個有效的機率模擬方式，讓我們可以在全域繞線的階段時預測隨機粒子有可能造成問題的區域，並利用一些繞線的技巧來降低短路或斷路發生的機率，以此來提高電路的良率。我們將先用FLUTE程式把電路轉為一組組兩點相連的問題，再從小區域往大區域的趨勢把所有點連結，最後再把違反條件的繞線區域拔除重繞，以此來完成一組預期的全域繞線結果。實驗結果顯示，高密度關鍵區域的數量相較於NTHU-Route有明顯的減少。
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本篇論文是著重在以高介電常數材料為電阻轉換特性層之電阻式記憶體元件的可靠度議題以及其轉換特性物理機制之探討。其中包括與元件面積大小的相關性、寫入狀態的資料保存、多次重複寫入/抹除的元件耐久性、長時間施壓之下的穩定性及對溫度的反應。在可靠度方面, 證實了此種材料組合的電阻式記憶體元件結構具有可靠的多位元的操作特性，其高/低阻態位準差距至少可達三個數量級 。另外，其電阻轉換特性不隨著元件面積縮小而退化，使得此種結構的電阻式記憶體能夠避免一般記憶體在微縮上可能會遇到的物理瓶頸。
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讀出電路的發展是為了微小化離子感測場效電晶體(Ion-sensitive Field Effect Transistor)的體積。讀出電路除了能夠微小化之外，它也擁有積體化和精確的輸出訊號的優點。為了能夠達簡便設計出電路的目的。我們必須對讀出電路中的高靈敏性的ISFET和低靈敏性的參考電晶體(REFET)這兩個基本元件有更多的了解。 在本篇論文中，我們先研究以二氧化鋯作為閘極的ISFET。我們相當在意ISFET中兩樣重要的參數：靈敏度以及漂移。p型的ISFET具有57.08mV/pH的靈敏度而n型的ISFET也具有58.73mV/pH的靈敏度。這種高的ISFET靈敏度能夠在量測中為我們帶來更高的判別度。除此之外，我們也對ISFET另一項重要參數：漂移有興趣。漂移指的是ISFET中臨限電壓的改變。當ISFET浸泡在化學溶液時，漂移就變成了一種必然發生的物理現象。在本篇論文中，我們提出一個可行的方法用來降低漂移量帶來的影響。藉著使用我們所提出的方式，最後確實成功的增加了訊號雜訊比例。 在研究的第二個部分，我們找到了一種合適的REFET材料。我們選擇了一種Nafion和polyimide比例為一比一的混合物‧此種物質的靈敏度為8.12 mV/pH而飄移速率為9.74 mV/hr。這種選定的材料在電導率上面的表現也和ZrO2 作為閘極之ISFET極為相似。上面提到的REFET特性：低的靈敏度、可接受的漂移速率、和ZrO2 作為閘極之ISFET匹配的電導率，都為我們在降低差動型ISFET/ REFET讀出電路上的設計複雜度上帶來便捷的影響性。
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近年的可靠度研究中，施加應變會對CMOS元件造成的熱載子退 化。對於n型MOSFET元件，介電層覆蓋式(CESL)元件(為單軸應變) 有較佳的可靠度、性能表現和簡易的製程。而SiC在S/D 的結構提供 了高的驅動電流。在p型MOSFET 元件中，單軸的應變結構SiGe在S/D 及嵌入式擴散阻擋層(EDB)，有著良好的可靠度和效能。 本論文中，我們利用汲極電流隨機電報訊號量測法，觀察在前瞻 應變矽元件，不同的應變技術所造成的缺陷以及可靠度的分析。首 先，在應變n型及p型MOSFET元件中，經熱載子加壓後，造成的電流 衰退，並在汲極端產生缺陷，此缺陷捕捉及釋放通道的載子，造成汲 極電流的不穩定性。藉由載子的捕捉和釋放時間進行統計分析，可以 獲得缺陷的特性。此外，透過單軸應變n型及p型MOSFETs 元件，我 們探討了不同方向的應變技術所引致的汲極電流不穩定性。 從萃取出的電流振幅並加以正常化(normalized drain current ii amplitude)進而觀察垂直應變和水平應變技術對於熱載子破壞所造成 的退化影響。相較於對於SiGe S/D結構，介電層覆蓋式(CESL)元件 中，此覆蓋層會在閘極介電層中額外的垂直應變結構，經熱載子破壞 後會引致額外的載子散射現象；而SiGe只提供在S/D方向的壓縮應 變，對於可靠度沒有額外的影響。最後，我們亦將此方法應用在SiC S/D結構元件上，因SiC亦只提供S/D方向的張力應變，無額外的應變 在介電層中，此實驗結果可加以驗證之前的結果，與SiGe S/D結構類 似，亦即其通道的應變效應，對於可靠度沒有額外的影響。
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電子束蒸鍍系統的優點是可以將製程溫度控制在200℃以下，適合應用於軟性電子製程，但若無經過高溫熱退火，長出的薄膜較鬆散且缺陷多，故用CF4 電漿來處理此薄膜。在這次研究中，採用的介電層是HfO2，我們成功的利用”氟”的修補降低了介電層的漏電。因Hf02 屬於高介電係數(k~24)材料，我們可以提高電容值進而降低臨界電壓，使薄膜電晶體的操作電壓降到~-2伏特。相比於只用爐管通氮氣150℃一小時，CF4 電漿處理的電性較好，而經過CF4電漿處理再加上沉積HMDS 2分鐘的電性比沒有沉積HMDS的好。
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隨著金氧半場效電晶體的微縮，傳統使用二氧化矽當作閘極介電層將面臨到物理和電性的限制。當電晶體的閘極通道長度微縮到100 奈米以下時，閘極介電層厚度將縮小至1.2 奈米以下，以二氧化矽當作氧化層將會面臨到很多的挑戰，影響最嚴重的就是太薄的二氧化矽絕緣層會使大量載子直接穿隧造成大量的漏電流，為了有效抑制此漏電，需要使用高介電係數材料來取代二氧化矽作為閘極氧化層，高介電係數氧化層可以在維持相同的等效氧化層厚度(維持相同的電容值)的情況下，增加實際介電層厚度來抑制穿遂電流的形成。其中鉿類氧化物為主的材料被認為是目前最有可能來取代二氧化矽。本實驗以鋁-鈦-氧化矽鉿-矽之MIS 結構為分析元件。首先，我們利用化學氣相沉積方法在矽晶片上沉積氧化矽鉿，然後進行500C~800C 不同溫度的沉積後退火步驟，找出最適當的退火溫度。接著再分別進行在氮氣、氨氣、氧化氮和四氟化碳等氣體環境下的表面電漿處理，然後再進行600C30秒的電漿後高溫快速熱退火，最後再沉積鈦和鋁當電極進行量測。我們利用量測電容-電壓曲線和漏電流-電壓曲線去探討氧化層薄膜的基本特性。另外藉由磁滯效應、CVS(constant voltage stress)測試來討論經過電漿處理和沒有經過電漿處理元件的可靠度分析。我們可以發現經過電漿處理的晶片可以承受較高的溫度卻不會降低原本的電容值。這是因為電漿源中的氮原子可以抑制介電層和矽之間的氧化層成長，氟原子可以修補介面處的缺陷降低漏電流，而且電漿處理過後，電容較容易累積電荷，電容值會較高。
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在本篇論文中，我們成功的製作出具有側閘極以及懸浮奈米線通道結構之新穎元件。利用邊襯蝕刻技術(sidewall spacer etching technique)以形成奈米線，同時，以去除犧牲氧化層之方式形成空氣介電層並使奈米線通道懸浮。因空氣介電層的存在，我們可利用調變閘極電壓使奈米線通道受靜電力吸引而擺動。同時，懸浮奈米線通道元件展現了較小的次臨界擺幅(相較於未去除犧牲氧化層之元件)，以及有趣的振盪現象。在本篇論文中，首次發表藉由奈米線通道擺動所引發之遲滯(hysteresis)現象。儘管大部份的元件未展現出非常陡峭的轉換特性(次臨界擺幅低於60mV/dec)，我們提出一漸進式吸引模型以解釋此一現象。