交通大學電子工程系所學位論文
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隨著CMOS技術的進步與發展，射頻積體電路 (radio-frequency integrated circuits, RF ICs) 也逐漸廣泛實現在CMOS製程中。因此不但可以有效提高晶片的整合度並且降低成本。在CMOS製程中，靜電放電 (electrostatic discharge, ESD) 對於積體電路一直是一項相當重要的可靠度問題，而靜電放電防護設計也非常重要。然而對於射頻積體電路，靜電放電防護設計會帶來不需要的寄生效應，因此能應用在射頻積體電路之靜電放電防護設計除了要有好的靜電放電耐受度之外，還必須要能將其寄生效應的影響降至最低。 本論文提出兩種針對T/R開關前端電路 (T/R switch font-end circuit) 的靜電放電防護設計，第一種靜電放電防護設計可以減少寄生效應的影響，並承受一定的靜電放電轟擊，第二種靜電放電防護設計可以不外加任何靜電放電防護元件，便可以承受一定的靜電放電轟擊。兩者皆可以運用於2.4GHz的T/R開關前端電路。 本論文也提出一種針對傳統T/R開關前端電路的靜電放電防護設計，除了可以減少外加的靜電防護元件，還將矽控整流器 (silicon-controlled rectifier, SCR) 崁入T/R開關中，並由電源端到地端間靜電放電箝制電路 (power-rail ESD clamp circuit) 的偵測電路提供觸發訊號。因此，此架構可以藉由矽控整流器及寄生二極體作為靜電放電路徑，並且運用於2.4GHz傳統T/R開關前端電路。
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在金氧半場效電晶體和鰭狀場效電晶體中，電子在氧化層和矽通道交界面的釋放和捕捉的現象被稱為隨機擾動，此現象對於奈米級半導體元件的可靠度是一個重要的議題。在這個論文中，我們提出一個創新而且可以分析金氧半場效電晶體或鰭狀場效電晶體中臨界電壓擾動的作圖式方法。首先，根據穆勒和薛勒茲這兩位學者對於非均勻通道的理論還有三維電腦科技輔助軟體的模擬，我們可以得到最小的臨界電壓擾動還有在mloc-loc圖中的邊界線；其中的mloc和loc分別是常態分佈的中間值和標準差。 再來，mloc-loc邊界線可以將mloc-loc圖分成允許和禁止的區域，在允許的這個區域中我們可以創造臨界電壓擾動的等位線圖，然後和現有的臨界電壓擾動的統計分布做比較，我們可以萃取出幾組可以代表某個特定非均勻通道的(mloc, loc) 。另外，藉由三維電腦科技輔助軟體的幫助，我們導出一個可以幫助我們節省時間的物理模型。這個物理模型可以應用到重建均勻通道之鰭狀場效電晶體的臨界電壓擾動統計分布。最後，我們也會將偏壓和溫度造成元件不穩定的因素也加入到我們對於隨機擾動現象的討論之中。
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當元件微縮時，電漿引致電位擾動為一重要的限制。為證明與正確地模擬此一現象，首先，我們模擬一高摻雜二極體:江崎穿隧二極體，我們探討其電流與電壓之特性，最後，我們與實驗比較，考慮電位擾動之模擬可使我們得到更好的結果。接者，介紹我們泊松-薛丁格自洽模擬器應用於矽二微電子氣，為得到更貼近實際的模擬，我們加入波函數穿隧效應與非拋物線修正，藉此我們可使用更合適的表面粗糙物理參數模擬並予以多觀點物理詮釋，最後，我們使用模擬電位擾動的現象於我們的模擬器，明瞭長距庫倫效應是如何劣化元件的特性。
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近年來，由於電晶體的微縮，使得電子受到各種複雜的散射機制而導致遷移率下降。根據先前的研究，當長度短到奈米尺度時，在高摻雜的源極與汲極中的電漿子與反轉層電子之間的長距集合式庫倫交互作用將會本質地惡化反轉層電子遷移率。在這份論文中，透過實驗量測與電腦輔助設計軟體，我們研究源極與汲極的電漿子共振是如何滲透到通道中影響電子遷移率，並且透過電漿子共振建立其模型。另外，同時考慮了另一個本質上存在的彈道傳輸，萃取出兩個關鍵的通道長度，可以當作區分所有通道長度的傳輸機制的指南。並且在通道長度越來越小時，在彈道傳輸中分離出長距庫倫交互作用。另外，隨著二維反轉層電子氣密度的影響也被考慮在內。此引導指南也說明了隨著通道長度的微縮，電子遷移率也將跟著下降的趨勢。
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大多數萃取有效通道長度及源/汲極串聯電阻(RSD)的方法都無法適用於現今的元件。透過閘極穿隧電流的量測與分析，我們提出一個精準的方法來決定閘極與極源/汲極重疊長度(L)，並以此改善源/汲極串聯電阻與有效通道長度不可分離的難題。借由已知的L，得以減少受到實驗誤差的影響。此外探討了L及RSD對於實驗量測的電子遷移率之準確性的影響。 在考慮閘極與極源/汲極重疊長度後，得到修正的閘極穿隧電流密度和基極電流密度。成功利用雙層介電質模型模擬金屬閘高介電n型金氧半場效電晶體閘極電子穿隧電流。並發現由於氧的缺乏而引起界面缺陷能提供額外的穿隧路徑。引入此效應後，得以吻合量測的基座電流密度。
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靜態時序分析是現今 IC 設計中用來驗證時序收斂的一個關鍵步驟。然而，隨著快速成長的設計複雜度以及晶片上的變異，靜態時序分析因而更加複雜。為了更精準地分析時序性能，共同路徑悲觀性移除是普遍用來修正在時序路徑上透過時序分析產生的過度悲觀的結果。同時，在設計的過程中設計者往往需要不斷的更改設計來達到設計上的要求，如何在設計變動後快速的更新時序資訊成了 IC 設計中重要的問題之一。 為了減少在變動設計間不斷更新時序的次數，我們提出了一個有效且快速的時序分析架構，採用以節點為基礎的靜態時序分析，並提出變動性時序更新、動態阻擋、支配以及優先搜尋最差路徑。實驗結果顯示我們提出的方法可以有效的減少時序更新以及搜尋時序路徑的次數，並且和 TAU2015 的競賽結果相比，可以達到超過 1.7 倍的加速效果。
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鍺有比矽更高的載子遷移率，未來當傳統矽金氧半場效電晶體達到微縮極限的時候，可用鍺取代矽做為下一世代的通道材料，使元件效能得以繼續提升。但是鍺與金屬的接面存在嚴重的費米能級釘札，接面費米能級被釘札在鍺價帶頂端附近，使金屬-鍺接觸對電子呈現蕭基特接觸，而非適合做成電極的歐姆接觸。本所合作的實驗室提出用鐿(Yb)金屬在鍺基板上做歐姆接觸的方法，但從實驗上並不清楚該接面由何種機制改善釘札問題。 本研究根據X光繞射結果提出一種泛用的接面建造方法，據此建造YbSi2-x(100)/Si(100)、Yb3Ge5(111)/Ge(101)、Yb3Ge5(302)/Ge(101)三種單晶接面。使用密度泛函理論進行接面結構弛豫，計算接面的蕭特基位障高度。討論接面結構的變化對位障的影響。YbSi2-x(100)/Si(100)的位障計算結果符合實驗，而Yb3Ge5(111)/Ge(101)與Yb3Ge5(302)/Ge(101)的位障計算結果都不符合實驗。分析Yb3Ge5/Ge接面未鍵結電子加入H原子的位障計算，得知計算與實驗的誤差源於計算的Yb3Ge5/Ge中存在相當多的懸鍵。 由密度泛函理論的假設與半導體物理的接面模型，解釋了模擬接面與實際接面的能帶排列不同的原因。此外，以態密度來串聯接面的位障算法比另外兩種位障算法需要更厚的接面，使用上計算量更大。不過該方法中，以相關係數對齊態密度的技巧可以用來過濾表面態，幫助判斷能帶邊界。另外，在用來建造接面的計算技巧上，我們發現可以根據晶格的週期特性，提出調整應力與晶胞變換的方法，用來篩選重複結構，提升計算效率。
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在本論文中，我們對TSMC 0.25 m高壓製程單光子累增崩潰二極體的二次崩潰現象進行研究。我們提出了一個新的方法評估二次崩潰效應。傳統的二次崩潰量測需要使用光子相關量測系統與短脈衝光源，而本論文僅從暗計數統計分布的量測著手。由於二次崩潰與他們的前一次崩潰有關，所以二次崩潰的統計分布會偏離Poisson分布，而我們即以此方式推算二次崩潰機率。為了驗證此方法，我們建置了一個系統量測SPAD在不同溫度下的暗計數及分析他們的統計分布。在低溫的情況下，隨著二次崩潰越來越嚴重，我們觀察到統計分布明顯的偏離了Poisson分布。除此之外，我們也以模擬找出暗計數統計分布與二次崩潰機率的量化關係。我們提出的方法不僅可適用在單一的SPAD，也能應用在整合電路的SPAD陣列中。
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本論文研究B型抗諧振反射光波導(ARROW-B)滑輪操場環形共振陷頻濾波器元件，利用滑輪操場型的環型共振增加耦合長度獲得更高的消光比來在光通訊中做使用。由於B型抗諧振反射光波導擁有較大的導光區，所以能夠有效和單模光纖相匹配。在此濾波器元件的設計中，我們使用數值模擬和分析光場在元件中的傳播特性，使其在空氣環境下在 C band 濾出高品質因子及高消光比的波。我們利用轉移矩陣法與等效折射係數法分析與設計B型抗諧振反射光波導結構。然後，利用二維有限時域差分法模擬B型抗諧振反射光波導環形共振陷頻濾波器的傳播特性。我們設計了環型半徑為6.7微米的環型共振元件，模擬得到的消光比和自由光譜範圍為 19dB和 25.1奈米。製作出的B型抗諧振反射光波導環形共振濾波器元件所量測到的消光比約為9 dB 而自由光譜範圍則大於20奈米。