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視訊編碼之研究與軟硬體協同設計

隨著科技的進步，人們對視訊品質及解析度的要求也愈來愈高，從過往的HD或Full HD到如今的4K、8K甚至更高的解析度。在視訊相關應用上，如：影音串流、監控系統、影音儲存以及智慧影像解析，為了保持相對的視訊品質與壓縮率，由VCEG與MPEG共同組成的Joint Video Team (JVT)，於2003年共同發表H.264/AVC視訊壓縮標準，使得高解析度影像可以帶入我們的日常生活中，這兩大工作群組更於2013年共同制定了High Efficiency Video Coding (HEVC)視訊壓縮標準，讓超高解析度影像不再徒留於我們的想像中。以下將分別介紹這兩個近年來的次世代視訊壓縮標準。 首先，我們利用Arrow SoC Development Kit作為我們的開發平台，該平台配有ARM Cortex A9 Processor以及 Altera Cyclone V FPGA，藉由此二硬體核心來實現我們的軟硬體設計。我們經過系統分割規劃以及複雜度分析後，將H.264中運算複雜度較高的兩塊模組實現成硬體，分別是Inter Prediction中的Mode Decision及熵編碼的Context-adaptive binary arithmetic coding (CABAC)，以及較易整合於系統的Deblocking Filter。在軟體部分，我們優化了Motion Estimation (ME)傳統的full search及diagonal search，改良成搜尋點數較少、較有效率的Predict Hexagon Search (PHS)。 接著，我們提出一個適用於HEVC Inter Prediction中的快速模式決策演算法，優化了需大量運算且不斷遞迴執行的Rate–Distortion Optimization (RDO)決策方式。我們利用JCT-VC推薦的五種不同層級的測試序列以及HEVC Test Model (HM)來評估演算法效能。經由實驗結果得知，此一快速決策演算法最高可減少近50%的運算複雜度，在視訊品質和壓縮率都能維持與HM相差無幾的表現。

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考量快速且精確局部壅塞模型之全域繞線

隨著超大型積體電路的快速演進，電路繞線的問題也愈趨龐大。為解決日漸複雜的繞線問題，傳統上常習慣將繞線分為兩大階段進行處理，分別為全域繞線階段（Global Routing Stage）與細部繞線階段（Detailed Routing Stage）。 現今已經有相當大量的全域繞線相關文獻，但其中絕大部分皆沒有考慮細部繞線階段可能產生的壅塞問題，這將導致即使完成了全域繞線，仍有相當大的機率無法得到無壅塞（Congestion-Free）的細部繞線結果。因此，本篇提出了適用於全域繞線階段的局部壅塞模型（Local Congestion Model），將局部壅塞的資訊帶入全域繞線進行考量；並且調整了傳統全域繞線的演算法流程，使其更能夠應對考量局部壅塞時產生的額外溢出。加入此一局部壅塞模型的全域繞線器將能夠提早預知局部壅塞的情形，並且提早迴避壅塞區域（Congested Region），或者識別不可繞（Unroutable）的電路。 實驗結果顯示，本篇所提出的方法可以在短時間內建立局部壅塞模型，藉此可於全域繞線階段提早得知細部繞線階段的壅塞情形。

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基於分割法產生適用於可繞度 導向之解析擺置器的初始佈局

隨著科技不斷進步，積體電路的設計複雜度愈來愈高，實體設計面臨的問題愈來愈多。擺置階段是電子設計自動化軟體中極重要的一環，需要能經由考量多目標來決定標準元件的實際位置，而擺置階段最重要的就是全域擺置，因為全域擺置的結果深深地影響整個擺置階段的效果。 現今許多的擺置器將重點放在可繞度的預估上，因為在擺置的下一階段即是繞線。而用以前線長最佳化的考量會造成繞線階段的困難，小則浪費時間，大則根本無法成功完成繞線，因此在擺置階段預先考量此擺置是否能比較容易地被繞線完成是一門很重要的課題。目前的解析式擺置器（analytical placer）會先以線長為考量產生初始擺置，經過對於線長以及密度的優化後再作對可繞度做優化。為了得到易於繞線的擺置，一個能以可繞度為考量並且能夠增加解析式擺置器對於可繞度優化的初始擺置亟需被提出並應用於解析式擺置器上。 本篇論文提出了一個改善傳統分割法的擴展式分割法，藉由上到下擴展式分割法配合擴展順序決定產生一個對於可繞度優化的初始擺置。實驗數據顯示以擴展式分割法所產生的可繞度導向初始擺置能夠有效地提升解析式擺置器的可繞度。

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在擺置階段使用正反器合併與時鐘閘複製技術節約時鐘網路功耗

近年來因為可攜式電子產品的普及，低功率的積體電路設計技術也愈來愈重要。根據 [12] 的實驗結果指出，在整個積體電路中，時鐘網路（clock network）所占的動態功率（dynamic power）消耗百分比為最大，最高可以到達70%，因此如果能夠大量地減少時鐘網路的功率消耗，對電路的整體功率消耗也能有效地改善。 在許多的相關文獻中提到使用時鐘閘（clock gate）和多位元正反器（multi-bit flip-flop）可以有效地節省時鐘網路的功率消耗。然而大部分的研究都只針對時鐘閘或多位元正反器其中之一進行時鐘網路的功率優化，或是同時考慮兩者但是卻在後擺置階段（post-placement）處理，因此效果並不夠好。 在本篇論文中，我們將同時使用時鐘閘複製（gated-clock cloning）與正反器合併（flip-flop merging）技術，並將其融入全域擺置器（global placer）中，在擺置階段（in-placement）就開始進行時鐘網路的功率優化。利用調整標準元件（standard cell）、正反器和時鐘閘之間互相影響的力量（force），儘可能地多使用多位元正反器以及複製適當數量的時鐘閘，使得時鐘網路的動態功率消耗為最低。實驗結果顯示，我們提出的方法，可以讓時鐘網路的動態功率消耗，比起先前的研究再降低約49%。

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以磁振造影探究有病灶及無病灶神經疾病的自動偵測方法之開發

磁振造影包含病理相關資訊，根據磁振造影所得到的生物標記具診斷與治療價值，但是準確檢測此類生物標記具挑戰性，因為疾病的病灶在磁振造影上通常無法直接辨識，甚至有些疾病在磁振造影上並無表現出其病灶。急性缺血性腦中風在磁振造影上有病灶表現，新皮質癲癇神經疾病則無；本論文針對這些有病灶與無病灶的磁振造影生物標記提出自動偵測方法。對於在磁振造影上有病灶表現的急性缺血性腦中風，本論文提出一電腦輔助自動分割和量化方法以辨識腦部梗塞區與白質病變區並且計算這些病灶之體積。此方法使用多重磁振造影，根據病灶的磁振造影強度分布的統計圖定義一個可以自動調整的強度門檻值來區分病灶區與非病灶區。此方法與傳統使用的半自動方法所得到的結果具高度一致性。對於在磁振造影上無表現出病灶的新皮質癲癇神經疾病，本論文提出的方法將磁振造影腦部結構標記模板變形轉化成個人化的神經解剖結構圖，挑選出感興趣的白質纖維與腦深部灰質結構，以探討這些結構與癲癇發作的關聯性。本論文所提出的磁振造影生物標記自動擷取方法利於探索在磁振造影上有表現出病灶以及無表現出病灶的腦神經疾病，以輔助臨床診斷、確定疾病的風險、以及協助引導治療和預後。

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應用於生理訊號偵測之截波穩定型類比前端電路之設計

近幾年來隨著科技的進步、無線傳輸技術的成熟與網際網路的普及性，生醫感測技術結合無線網路在未來的醫療系統發展上將會受到重視，尤其是個人居家以及普通病房環境中的監控需求，因此，考量到便利性，我們希望病人可以攜帶輕巧的監控裝置並長時間的監控生理狀況。由於電極端接收的生理訊號極為微弱，為了完整地記錄生理訊號，其電路設計上朝向低雜訊、高解析度、低功率消耗等特點邁進。 本篇主旨為應用於生理訊號偵測系統之全差動對稱式類比前端電路設計，是針對微弱的心電(Electrocardiography, ECG)訊號作記錄。為了將低頻雜訊的成份濾除，本電路的放大級採用截波穩定技術作為降低雜訊的方法；再來，為了消除輸入半細胞電位的影響，我們在系統第一級的部分加入高通濾波器；以上所使用兩個方法最後，其目的都是為了提高訊號的解析度；最後，為了降低整體電路的功率消耗，所以將放大器的輸入級的場效電晶體操作於弱反轉區，目的是為了利用小電流以得到大的轉導值。以上說明了我們是如何達到低雜訊、高解析度、低功率等特點的。 本文所提出的類比前端電路系統包含高通濾波器、截波穩定型帶通濾波器、二階低通濾波器、偏壓電路與時脈產生器。在電路實現上，在有效頻寬約1.5KHz 下、直流增益為40dB、總等效輸入相關雜訊電壓約為12.61μVrms、其有效位元數達到11位元的解析度。使用台積電0.18 μm 標準CMOS 1P6M 製程完成，其晶片面積為1.17048 × 898 mm2。在1.8 V 電源供應下，總功率消耗約為6.23 μW。

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具LMI數量減少效益之Takagi-Sugeno模糊大型系統控制器合成

我們可以發現許多物理系統是由許多較小的子系統經由彼此間的網路連結所組成，在此，我們統稱它為大型系統(large-scale systems)。針對此系統，可發現非常多模糊控制文獻探討其內部網路連結與其控制法則間的關係；由這些文獻研究結果來看，針對大型系統之模糊控制器設計時，所面臨之最重要且最困難的問題，大多來自如何適切處理其內部錯綜複雜的網路連結，因為在此系統之中，每個子系統都會與系統內其他子系統有所連結，所以整個大型系統將包含為數眾多的子系統連結線路所產生的動態需要處理。就本論文所採用的Takagi-Sugeno (T-S) 模糊控制方法論來說，常使用來處理此網路連結的方法有二。首先，第一種方法是找一組線性方程式來替換代表原網路動態的非線性方程式，此組線性方程式所模擬的動態，可被看成其所代表非線性方程式動態的上界，因此藉由其所設計的控制器，將具備穩定原非線性方程式中，所有低於此上界的系統動態。此方法不需要對網路連結做線性化，因此有效避免線性化網路連結時所產生的問題(如以下第二種方法中，將提到的規則爆炸問題)，但其所需付出的代價是必須對原網路動態具備一定程度的了解，才能給出一組合適的線性方程式來表示其上界，因此，由於資訊上的不足，一般都需要在控制器求出並合成進受控系統後，在模擬程序中確認所給出的線性方程式，是否真能代表其上界，若確定結果為否，則須重新制定一組線性方程式並重新求解控制器。此外，有文獻提出了第二種處理內部網路動態的方法，此方法運用T-S 模糊控制方法論中最常被使用的線性化工具(兩種方法，分別為sector nonlinearity方法與local approximation in fuzzy partition spaces方法)，來線性化這些可能由一組非線性方程式所描述的網路連結。在此方法架構之下，使用者可將原本複雜的非線性方程式，轉換成一組由模糊函數決定其加權數(我們稱此數量為模糊數fuzzy rule number)的數組線性方程式，且一旦成功轉換後，即可運用一系列成熟發展的工具來協助使用者設計控制器，也不須在模擬程序中確認任何假設前提。但此方法運用在大型系統控制器設計上，將面臨一個大問題，當組成此大型系統的子系統數量增加時，其內部的網路連結數量將大量的上升，此時使用者將需要非常大量的模糊數才能模擬原系統的動態，這就是我們在智慧型系統中常看到的規則爆炸(rule-explosion)問題，並造成控制器求解上的困難。 因此，本論文提出了數種新式控制器設計程序，來解決以上所提的兩種問題。首先，就以上以線性方程式來替換代表原網路動態的非線性方程式方法之缺點，我們提出一組具備強健性(robustness)與H-infinity 概念的控制器方法，在此我們依舊需要由使用者給定一組邊界條件，並於模擬程序中做確認動作，但我們所採用的控制程序，將減少使用第一種方法時所產生控制器求解上的保守性。接著，我們發展了一個新的控制器設計程序，在此程序中，使用者運用上一段落中所提的第二種方法，即使用sector nonlinearity方法與local approximation in fuzzy partition spaces方法將網路連結直接線性化，但在我們的控制器設計程序中，可有效降低規則爆炸問題的發生，因為我們對網路連結線性化所產生的模糊數，做了特別的處理(藉由一特殊推導與S-procedure的運用)，因此不會因為受控系統子系統數量上升，而大量增加後續控制器設計所需求解的穩定條件之數量;此方法的優點是，我們保留了此領域最常被使用的模糊化方法，但卻沒有過去因受控系統組成子系統數量上升，而須面臨的規則爆炸問題。 總結來說，本論文最大的貢獻是我們所提出的控制器方法，特別適用於受控系統由大量子系統所組成的情況，因為以設計者的觀點來看，若是基於T-S模糊系統與線性矩陣不等式(Linear Matrix Inequality: LMI)方法來對一大型系統做控制，如何使其方法能在計算機上處理一真正“大型”的系統，將是此方法日後能否確實投入實際運用的關鍵，因此，我們希望本論文之研究結果，能協助模糊控制社群在此研究方向上更進一步，並殷切期盼看到其成果早日投入實際運用之中。

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適用於感知無線電異質網路下之空域-時域頻譜偵測演算法

本論文提出了用於感知無線電異質網路下之空域-時域頻譜偵測演算法：感知無線電用戶(cognitive radio user)，又稱為次要使用者，在感知無線電異質網路(cognitive radio heterogeneous network)中，透過與鄰居合作以交換彼此的資訊，藉由對主要使用者傳送端的定位，判斷次要使用者位於主要使用者的傳送能量涵蓋範圍之內或之外，來區分合作對象，並利用分散式合作頻譜能量偵測，偵測出不影響主要使用者情況下的頻段，以供次要使用者傳送資料。其中對主要使用者傳送端定位的部分是結合插入權重演算法(Weighted Interpolation, WIP)來定位和馬可夫鏈(Markov Chain)的能量遞迴運算的定義，次要使用者只需與鄰居交換定位資訊，即可在有效的遞迴次數裡，定位出主要使用者傳送端位置。在本論文設定的環境下，相較於其他篇文獻，我們所提出的演算法在不同網路大小下，當網路空域-時域假警報機率(P_(f,net))為0.1時，網路空域-時域偵測機率(P_(d,net))都能有大於0.97的偵測效能。 我們除了使用演算法作感知無線電異質網路內所有次要使用者的效能模擬和比較外，也設計出單一次要使用者應用該演算法之硬體，其中遞迴的部分，我們使用資料回授的概念，以較多的時脈來節省硬體面積，在硬體設計上，利用簡化演算法或是共用硬體來減少硬體面積，並使用管線式(pipeline)來提升運算速度。次要使用者只需利用此硬體與鄰居交換資訊，即可找出空域或時域中閒置(idle)的頻帶來傳輸資料。最終的硬體設計以FPGA型號：Virtex6 XC6VLX550T來作驗證，其中操作頻率為47.536MHz，硬體運算單元總共使用了4顆乘法器、2顆CORDIC除法器、1顆CORDIC絕對值器，為一低硬體複雜度的設計。

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適用於可見光通訊系統之實係數快速傅立葉轉換的單路徑延遲回授架構設計

可見光通訊系統(Visible Light Communication，VLC)主要是透過LED照明設備發出肉眼無法察覺的高頻率明暗閃爍之可見光，在不影響日常照明的使用下同時傳遞資料訊息。本論文使用OFDM技術來減輕符際干擾(Inter Symbol Interference，ISI)等問題，在訊號編碼上使用QPSK。本篇所模擬VLC系統的取樣頻率為200MHz，其中OFDM使用64點的FFT，OFDM symbol的長度為360ns，我們模擬不同房間大小之系統效能，其中房間大小為(7.73 m, 6.6 m, 2.8 m)之系統效能在〖SNR〗_e = 15 dB時，系統之位元錯誤率(Bit Error Rate，BER)可達到10-5至10-6。由於基頻訊號是對光的強度作調變，在時域的訊號將只會是純實數，因此使用實係數之(Real FFT，RFFT)來降低運算量。 本論文提出RFFT的單路徑延遲回授(Single-path Delay Feedback，SDF)架構，利用Hermitian symmetry的共軛對稱特性將複數FFT的多餘頻域輸出訊號予以移除，以節省運算量和硬體複雜度。並根據實複數值混和路徑型態的訊號流程圖(Signal Flow Graph，SFG)來設計，主要原因除了增加硬體的使用率之外，也是為了降低複數型態延遲單元的數量。我們針對第三級的複數乘法運算做適當的重新排程，再搭配硬體共用的方式以更有效率地使用延遲單元。所提出的硬體使用了(4 log_2⁡N-6)個實數加法器、(log_8⁡N-3/2)個複數乘法器和(9N/8-1)個實數延遲單元，因此相較於其他RFFT的多路徑延遲交換(Multi-path Delay Commutator，MDC)架構以及CFFT的SDF架構，我們所使用的複數乘法器數目也相對的比較少。

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應用於高傳輸率4X4 MIMO-OFDM系統之軟式多輸入輸出解碼器與系統效能驗證

本論文將介紹應用於室內的多輸入多輸出正交分頻多工調變高傳輸率無線通訊系統之相關設計。外發送機採用渦輪編碼來提升系統效能，而內發送機支援4根傳送天線、64-QAM星座圖及512、256、128三種不同快速傅立葉轉換點數的子載波模組。而內接收機的部分整合了同步偵測、通道估測以及多輸入輸出訊號的解碼三種功能區塊，而多輸入輸出訊號的解碼器為了配合外接收機所使用的渦輪解器，我們設計了能傳遞軟值的非固定K值K-Best球面解碼器，並結合ODE演算法下所產生的捨棄路徑來改善系統效能，此外，我們還針對捨棄路徑與效能的關係做分析，並提出了獨立式路徑選擇法與合併式路徑選擇法兩種不同的方法來減少捨棄路徑部分的硬體的複雜度，獨立式路徑選擇法擁有較低的複雜度，並且硬體實做較為簡單；合併式路徑選擇法則有較好的效能。在硬體實現的部分則採用整體複雜度較低且擁有不錯效能的獨立式路徑選擇。本論文的最後整合了內外發送機，並在TGn的B、C、D通道模型下做系統效能的模擬，其中在空間相關性較低的通道模組中能得到較佳的效能。 　　在晶片國家型計畫中，我們將收發機燒錄至計畫開發的FPGA板中，並使用計畫設計的RF天線做資料的傳送與接收，最後成功的量測到符元邊界偵測與通道估測的結果。