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用安捷倫4156C實現On-the-fly技術

使用一般傳統方法量測負偏壓不穩定度(NBTI)效應時，會有所謂恢復效應(recovery)，造成量測所得的pMOSFET劣化(degradation)程度較小，導致對MOSFET的劣化過於樂觀，而錯估元件的壽命。有見於此，針對減低恢復效應而衍生的on-the-fly技術，可得到較真實的劣化程度，在估算元件之可靠度時，能夠更客觀、更準確。 本研究是利用半導體參數分析儀安捷倫4156C，以軟體的方式來實現on-the-fly技術，在不添加其他儀器及軟體下，建立此量測方法，並首創延伸on-the-fly概念，考慮到應力釋放後的恢復效應，也撰寫程式來量測並探討量測結果。 在此研究中，作者以安捷倫4156C所提供的IBASIC來撰寫on-the-fly量測程式，再以NBTI測試，與一般傳統量測方法做比較，得知所開發的程式，能夠較真實的呈現較大劣化的程度。而在應力釋放後的恢復效應方面，應用所寫的程式則可得到較大的恢復，此也應較接近實際情況。 總之，使用IBASIC所開發出來的on-the-fly量測技術，可較真實的反映NBTI的劣化與恢復情況，也突破了安捷倫4156C原來量測方法的限制，這不僅可節省實驗室於量測機台上所花費的成本，更能夠使機台得到更高的使用效率！

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不同溫度下退火處理對已劣化MOSFETs的恢復效應

由於CMOS元件尺寸不斷的微縮，介電層電場也越來越大，使得MOSFET的可靠度明顯下降，而造成劣化的原因，一般歸咎於與介電層的陷阱(trap)有關。另一方面，近年來對於劣化後的恢復效應也有許多研究，過去我們也曾針對0.18 μm之MOSFET，在CHC及NBTI加壓劣化後，進行退火處理，結果發現已劣化MOSFET會恢復到初始狀態，且恢復效應較受退火溫度的影響，與退火氣體較無明顯關係。另外Katsetos的研究也指出，經過NBTI加壓測試劣化的MOSFET，經過325℃高溫退火後，會使元件完全恢復。為了更進一步探討MOSFET的恢復效應，本研究對已因CHC及NBTI加壓劣化的MOSFET，在不同溫度下，進行退火，以研究其電荷陷入與逸出的機制。 在本研究中，採用聯電65 nm製程，通道長度為是0.06 μm，寬度為10 μm，閘極氧化層為SiON，厚度為19.5 A之pMOSFET作為實驗樣本，進行NBTI與CHC加壓實驗。NBTI與CHC實驗條件皆為在溫度為125°C，操作電壓為7MV/cm。實驗中不時對元件量測I-V等特性，藉以分析其性能，並計算介面和氧化層陷入電荷的變化量。接著對已施加應力的元件，分別進行5% H2與100% N2在250、300、350、400°C下退火30分鐘，同樣的，再量測其特性，做後續的分析。 由實驗的結果發現，在NBTI與CHC加壓測試下MOSFET的劣化情況與先前在0.18 μm的結果相同。在CHC加壓方面，利用H2退火的恢復率略優於N2退火的恢復率，但在NBTI加壓方面，製程氣體的效應並不明顯。因此，製程氣體H2和N2並不是主導恢復效應的主要原因。當退火溫度高於300oC，所有的劣化元件會恢復到初始狀態，並且減少所有缺陷。在劣化機制方面，我們的實驗結果指出，反應-擴散模型並不能解釋退火所導致的恢復，因此反應-擴散模型應當在做修正。

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MOSFET經HC應力後對PSP與BSIM4模型參數影響的分析

熱載子(hot-carrier, HC)效應一直是主要的可靠度研究課題。傳統的可靠度分析，主要是探討應力測試後，臨界電壓的偏移、汲極電流的劣化程度、利用模型預估壽命、界面能態的密度(interface states density)等等。但是都沒有以MOSFET 模型的角度，去研究應力測試後，對模型參數影響的分析。在本實驗中想去分析MOSFET經熱載子應力測試後，對PSP與BSIM4模型參數的影響。 實驗使用聯華電子公司(UMC)所提供的測試晶圓。並使用盟佳科技公司所提供的MBP (Model Builder Program) 參數萃取軟體。研究主要分為以下幾個部份，第一部份，探討65奈米製程元件，MOSFET經熱載子應力測試後，如何使用MBP軟體進行參數萃取;第二部份，分別探討MOSFET經熱載子應力測試後，對PSP與BSIM4模型參數的影響; 最後是比較兩者模型所萃取出的重要參數。 在參數萃取後，可觀察到應力測試後，MOSFET特性劣化呈現在PSP模型與BSIM4模型中，其汲極電流與遷移率參數也會改變。由參數萃取的結果可以發現，汲極電流的劣化並不會貢獻在全部的公式項目中，而是在反轉層電荷密度(qim*)、β(U0×W/L)、表面電位差(ΔΨ)的項中。經由更深入的研究，除了傳統可靠度分析之外，還可以用MOSFET模型參數的角度，探討元件劣化對模型參數的改變。此外，元件經由應力測試後，可以將劣化元件的模型卡(model card)代入HSPICE中，進行電路模擬，驗證該電路是否可以通過可靠度的測試。

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半導體產業－封裝測試公司重整個案研究

本研究以個案研究法，討論半導體元件產業公司之重整，以期幫助政府相關單位於未來對相關制度的參考、研擬並進一步深入探討重整成功的關鍵性因素與影響，進而能使「公司重整」發揮其應有之功能，降低各方損失，減輕社會衝擊，而維持社會安定與進步。 研究結果顯示，藉著成功的財務重組，個案公司重整完成關鍵性因素，可歸納為以下各點： 一、重整人、重整監督人應為專業之相關領域專家。 二、新投資團隊與原有經營團隊共同以類似管理買下（management buyout）的方式重新經營公司使雙方利益一致化。 三、新投資團隊豐富的債權協調經驗與專業。 四、成功且可行的財務重組規劃。 本研究建議我國未來應設立如美國之重整專庭及法官，以積累法官對重整議題、重整公司、債權人及新投資者之瞭解，並仿照其以聽證會方式，與各利害關係人及其他重整事務相關人員進行面對面的直接溝通，以發揮重整法院之積極功能，並縮短公司重整時間，創造更有公平合理之投資環境。

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具張及壓應力CESL應變矽MOSFET的特性分析

CESL(接觸蝕刻停止層)應變技術，是藉由MOSFET上的一層氮化矽薄膜，其產生的張應力及壓應力，間接使通道應力改變，提升載子遷移率，來增強電晶體的效能。 雖然有文獻探討張應力CESL應變技術在不同閘極長度對MOSFETs元件效能的影響，但很少對CESL應變技術加上雙軸應變作探討。故在本篇論文中，我們研究具張應力及壓應力CESL加上雙軸應變，在不同閘極長度，對MOSFETs特性的影響，也探討其GIDL漏電流，以及具壓應力CESL在不同Si-cap厚度，對MOSFETs電性的影響。 在長通道時 CESL張應力及壓應力都會使通道產生彎曲，因此pMOSFETs的汲極電流有明顯的增大，但nMOSFETs則不明顯甚至略為下降。在短通道時，CESL張應力使通道中晶格有拉開的效果，加上雙軸應變的效應，使nMOSFETs的汲極電流明顯提高，但pMOSFETs則有下降的現象。 本研究也利用電導方式，求得的載子遷移率的最大值。結果發現隨著通道的變短，張應力CESL使nMOSFETs的電子遷移率變的越大，壓應力CESL使pMOSFETs的電洞遷移率變的越小。另外，具張及壓應力CESL的MOSFETs，其GIDL漏電流皆較Si 控制樣本大，尤其對短通道元件更為明顯，推測應是CESL造成的缺陷，所導致的結果。

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利用電漿輔助式化學沉積法成長氧化鋅薄膜

本研究是利用電漿輔助式化學沈積法(PECVD)，分別以二乙基鋅(DEZn)及二氧化碳(CO2)之混合氣體為鋅及氧元素之反應源，在Si(100)基板與玻璃基板上製備纖鋅礦型式(Wurtzite)具有c軸(0002)優選取向之氧化鋅薄膜結構。本論文中分別操控的製程參數範圍：二氧化碳的氣體流量(6~20 sccm)、基板溫度(250~450 oC)、射頻(RF)功率(30~70 W)與製程壓力(500~1000 mTorr)，並探討在不同製程參數下對於形成(0002)織構的氧化鋅薄膜之影響。 由實驗結果顯示：於製程壓力500 mTorr、RF功率60 W、基板溫度400 oC和CO2流量為20 sccm時，所沉積之氧化鋅薄膜在Si基板及玻璃基板上有較佳之c軸(0002)織構能力，同時XRD之半高寬(full width at half maximum, FWHM)值可達 0.151o，並具有優異的紫外光發光效率。另外隨RF功率與基板溫度增加時，在半高寬的部份會隨之遞減，這也表示氧化鋅薄膜要沿著c軸方向做成長，給予額外的能量是非常重要的。另一方面，隨著二氧化碳流量、RF功率與基板溫度的增加，其表面粗糙度也隨之增加。而從光致螢光光譜儀(Photoluminescence Spectrophotometer, PL)與拉曼光譜(Raman spectra)分析得知：在本質紫外光波段380 nm左右和波數437 cm-1的位置有明顯的頻譜訊號，證實為氧化鋅相。另外，在UV-VIS穿透光譜圖中，於可見光區段(400~800 nm)具有高穿透率(達 85%)，同時表示未來極具潛力應用於顯示器和光電元件用途。

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精密手工具結構創新設計與專利分析之研究-以A公司之直立式壓接鉗為例

在全球化競爭愈來愈激烈下，台灣大多數的中小企業從事製造代工（OEM），大量生產的中低階產品皆被中國大陸取代，手工具產業也不例外遭此命運。目前少量多樣的設計代工（ODM）較能生存，但如不創新研發，也將遭到被淘汰的命運。因此如何選擇適當的創新研發策略也是企業必須思考的議題。而升級的前提必須做詳細的技術分析，從全球的專利分析中了解企業的未來立足點，著手新產品的開發，已是刻不容緩之課題。 以手工具中直立式壓接鉗為研究對象，然而新產品開發的過程繁瑣，影響因素眾多，本研究嘗試分析研發成功的關鍵，說明如何整合應用資訊。本研究的內容包含專利文件、檔案等次級資料的收集，專利的檢索，個案的研究分析。依據所得資料，綜合現有理論與個案的實證及文獻相互分析比較，並對專利檢索之專利文件完成專利摘要表，收集相關的專利的資訊資料後，藉由專利侵害判斷過程，著手比對A公司之創新結構設計差異性進行比較的方式，確定建構創新之產品結構不侵權。本研究提出了一個結合專利資訊與創新設計流程，以系統化的方式，結合設計技術矩陣、專利侵權判斷法則、專利迴避設計策略，讓設計者經由本研究所發展的創新設計流程，產生僅針對既有專利的部分技術作創新，而仍能達成原有功能的創新設計架構，達到減少專利侵權之風險。 本文完成了壓接手工具在中華民國台灣地區，公告專利檢索與分析，並編製完成專利分析表，提供產品開發在創新機制上的建議。基於本研究所整理之專利資訊及專利侵權判斷流程來探討產品結構創新設計，針對競爭者已受專利保護之產品或技術進行專利迴避設計，是本研究論述的重點。

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應用於磁場感測器的磁性薄膜之交流磁化特性研究

本研究探討應用於磁穿隧接面(magnetic tunneling junctions, MTJ)之軟磁性薄膜的交流磁化曲線量測方法。首先探討磁穿隧接面所需的多層薄膜微影製程技術，並分析軟磁性薄膜的組成與磁性。為快速測定軟磁性薄膜的磁化曲線，以前置放大器、函數產生器、示波器、及功率放大器組成交流磁化曲線量測系統，並以振動樣品磁化儀(vibrating sample magnetometer, VSM)的實驗結果校正此系統的量測值。此系統適用於量測各種軟磁性薄膜與磁芯材料的磁化曲線，可應用於多種磁場感測器所需之磁性材料製程參數分析，包括磁穿隧接面、磁巨磁阻、與微磁通閘等。

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不同比例氮矽化鉿介電層之崩潰特性

在目前的IC製程中，MOSFET為了避免短通道效應，其介電層的厚度也越來越薄，導致更大的漏電流及可靠度問題，因此使用高介電係數材料為不可避免的趨勢，儘管與SiO2或SiON相比，其崩潰特性可能會變差，TDDB(Time Dependent Dielectric Breakdown)會變小。而在高介電係數材料中，含有鉿（Hf）成分的材料被認為極有應用的潛力，但過去的研究，較少有探討不同比例氮矽化鉿介電層之崩潰特性與其漏電流，因此，我們將在此方面做一探討。 實驗元件是聯華電子所提供90奈米製程的p型電容器（pMOS），介電層的製作方式是由原子層沉積技術完成。實驗考慮的參數，包括改變電場、溫度等，再依據所得資料，進行統計(如韋伯斜率(Weibull slope))，分析實驗結果與電場及溫度的關係，還有不同比例之間的差異。 研究結果顯示，在TDDB的測試條件下，對不同比例氮矽化鉿介電層，經由韋伯斜率進行統計後所萃取的β值會隨著溫度而增加。在矽含量越多的時候，介電層中的缺陷也想對較少，使得崩潰電壓數值增加。而矽含量越多會造成β值有增加趨勢的原因，認為是因為介電層在氮化的退火條件下，會隨著矽濃度的增加而變厚所造成的。在我們實驗的元件中，電場加速因子的數據小於文獻當中所得到的，表示在不同濃度的介電層中，對於電場改變所造成的影響並不敏銳。

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以功率轉換研究65 nm nMOSFET之高溫熱載子交直流壽命

眾所週知，晶圓廠作熱載子可靠度測試時，大都是在直流(DC)下作定電壓應力(constant voltage stress, CVS)使元件特性提早劣化，並進一步評估其壽命，原因是為了縮短測試與評估元件良率的時間。然而，元件在CMOS電路操作上卻是處於交流(AC)狀態下，如何準確預測AC狀態下元件壽命則是一重要的問題。 在本實驗中，我們使用測試元件來自UMC的65奈米製程的nMOSFETs元件。對通道長度/寬度(W/L)=1/0.05(μm/μm)的元件，進行DC及AC的通道熱載子(channel hot-carrier, CHC)實驗。所有測試分別以25oC、85oC、125oC三個溫度進行。並提出一創新的做法，以功率轉換的方式，考慮電壓、電流及溫度，提供AC電路的CHC壽命計算。經實驗後發現，以功率轉換的方式描述元件劣化情形與實驗數據相符。在DC應力測試中，以高溫及較高的應力電壓之下元件劣化較為嚴重。在AC信號應力測試中，則以較長週期的訊號之下元件劣化較為嚴重。我們成功地預測DC及AC情況下元件之壽命，其中在DC條件之下，劣化都較為嚴重。 本研究重要性在於能清楚告知晶圓廠或積體電路設計者，使元件劣化至失效所需的總功率，並由元件壽命模型得知元件應用於交流電路時的壽命，可為產業縮短不少測試時間，提高工作效率。