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電壓調變至次臨界區之探討

近年來在ＩＣ設計時，功率成為一個很重要的考量，愈來愈多低功率的設計技術不斷的被發展出來。在數位電路的系統裡，藉由適當的電壓調變，可以有效的達成低功率消耗的目的，主要是因為提供了較低的操作電壓。這篇論文著重於在電壓調變下的數位電路操作，更進一步探討將操作電壓降低至電晶體的次臨界區中所產生的現象。我們所遭遇到的一些問題不僅僅是低功率設計所會面對到的，由於操作電壓不斷下降至愈來愈接近臨界電壓，這些現象也可能在先進的製程裡看到。 當提供不同的操作電壓時，電路的特性會產生很大的變化，在一般操作電壓的設計準則無法保證在低電壓時依然可以使電路得到最佳化的效果。我們會提供一個方法來解決P型半導體和N型半導體在電壓調降時所產生的不匹配效應，使得電路比較不受電壓調變所影響，這個方法可以被拿來用在動態電壓頻率調變系統中；此外我們也對一些常用的數位電路元件作一些檢測，確保他們在低電壓時能正確地運作，像是序向電路、傳輸閘邏輯、其它的邏輯組合電路等；我們也對於在低電壓時的電路架構設計做了一些討論，主要是確保他們能保持在最佳化的設計。

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適用於多輸入多輸出正交分頻多工系統之內差式QR分解處理器

在先進的MIMO-OFDM系統中速度需求巨幅攀升，以往tone-by-tone 的QR分解構成高運算複雜度，形成了實作上的瓶頸。為了解決此問題，內差式QR分解演算法已證實能降低大量複雜度。本論文提出 one step function 降低內插式QR分解演算法的複雜度，並且加入可規模性讓演算法適用於不同大小的通道矩陣。此外，藉由導入群序(Group order)概念進入內插式QR演算法，群序型內插式QR演算法被提出以提升偵測效能。根據我們所知，提出的內插式QR分解演算法是截至目前為止複雜度最低的QR分解演算法。內插式QR分解的可更改設定之硬體架構被提出，並且選用多候選人制QR-SIC 與之配合。多候選人制QR-SIC擁有可規模化運算複雜度還有彈性效能。內插式QR分解和多候選人制QR-SIC的整合可以實現一套低複雜度且高效能的MIMO detector於各種的MIMO-OFDM系統。因此，多候選人制QR-SIC的迭代式硬體架構被提出，縮短其電路延遲使其運作在更高頻的速度上，並顯示在低維度調變方式時，其有等同於ML的表現。結合上述兩者，提出的QR-based MIMO 架構可支援4x4. 4x2 和2x2通道矩陣，以及QPSK, 16-QAM 和 64-QAM 的調變方式。根據 90nm UMC COMS製程的初步合成結果，提出之內插式QR分解的速度高達31.25 MQRD/s，可以支援3GPP-LTE Rel. 8的硬體規格中下傳鏈路的最高速度。

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生醫應用之低功耗類比數位轉換器 : 具軌對軌可適性功率控制比較器設計

半導體製造技術不斷的演進，使得積體電路的電晶體數目，依舊遵循著摩爾定律成長。隨著電晶體的通道長度朝著物理極限不斷縮短，在電路的面積、速度和功率消耗上都有非常顯著的提升。然而，如此的情況僅局限於數位電路。對於類比電路而言，電路設計的技術將面臨更大的挑戰，例如：低電壓、低功率消耗的類比數位轉換器。 電子鼻 (Electronic Nose)是一種可以辨別氣體中特定的成分的裝置。電子鼻系統中需要使用類比數位轉換器作為前端感測器和數位信號處理器之間的橋樑。而低功率的消秏和低電壓操作是此類比數位轉換器最重要的議題。本論文提出一個應用於連續漸進式類比數位轉換器的軌對軌比較器，且操作電壓為1伏持並具有低功率消耗和低雜訊的特性。在電路設計上，使用電流鏡的技巧去克服輸出信號和輸入信號的相互干擾(kickback noise)。對於比較器的功率消耗方面，提出可適性功率控制電路來達到功率消耗的最佳化。一個連續漸進式類比數位轉換器於0.18製程，使用所提出之比較器和可適性功率控制電路，經實際量測試結果僅消耗2.86 μW，此時取樣頻率為250 kHz。FOM可達85.7 fJ/conversion-step。在可適產功率控制電路方面，它可以有效的降低比較器52%和80%的功率消耗，分別當取樣頻率為 125 kHz和500 kHz的時候。

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A Highly Integrated Wireless Downlink Interface for Cm-range Contactless Testing Systems

隨著IC晶片複雜度的提升，IC測試的成本也日益增加。為符合一般功能上的需求，一顆傳統的系統晶片包含類比、數位、記憶體甚至射頻前端電路。然而，為因應這些複雜的設計，測試機台也面臨相對於高頻、接腳數量以及取樣時間精細等問題。為克服以上的挑戰，無線測試的方案應運而生。 為實現無線測試，測試機台與待測物皆需要無線通訊模組。此研究即探討了自測試機台的天線端至待測物的無線接收機之電路設計。 為符合測試環境的需要，無線傳輸距離設定在公分等級的規格。藉此，天線部份選擇以電磁近場理論的延伸來設計。基於近場理論的應用，天線於傳送端與接收端都有不同的設計考量。 在高度整合性的考量之下，過於複雜的電路是不符需求的。振幅鍵移解調器提供了相對簡易且低成本的解決方案。此解調電路設計在915MHz的ISM頻帶中，以反向器串接的電路做為一個無電感式的放大器設計，主動式整流器取代了傳統二極體式整流器，為解決傳統架構中常見的訊號失真問題。整流器後方的動態循跡遲滯比較器扮演了類比訊號處理的角色。傳輸的資料速率為每秒500kbits的PWM碼，操作電壓為1.8V，消耗功率則為1.6毫瓦。 在上述的設計下，我們實現了一個低成本的下載端無線通訊介面。由其設計原型與相關的量測數據則驗證了高度整合無線測試系統的可行性。

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High-level Transition Fault Simulator and its Applications on Functional Diagnosis for JPEG Decoder

Continuous shrinking process technology enables us to implement a parallel software system on a chip multiprocessor (CMP). However, defects on such a large number of cores lead to low system yield. For high system yield, it is important to model defects in functional mode. By understanding the defective behavior, we can further diagnose the system problems, and even fix them with reconfiguration of software. In this thesis, we propose a software transition fault simulator for chip multi-processors with application on functional diagnosis for JPEG decoder. Firstly, we introduce a software transition fault model and fault simulator to efficiently obtain the functional behaviors of structural delay defects for CMP applications without the overheads of executing processor models. Then we implement a ISS-based transition fault simulator to verify correctness of software transition fault simulator. If application has array elements, there are some mismatchs between software and ISS-based, so we build a extended model to match difference. Then, a feature selection tool is used to dump the features of fault simulation results and rank these features according to their ability to represent a particular set of defects. By constructing a fault dictionary that maps structural defects to functional features of CMP application, we can diagnose the faulty processor components in a defective CMP. In experiments, we demonstrate the above concept on a JPEG decoder implemented in a CMP. Comparing the result of software and ISS-based, software transtion fault have 90 times speedup in performance and still have high correctness. The diagnosis results show that the feature selection procedure can exactly map structural defects to different functional behaviors.

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適用於3GPP-LTE之可變動區塊大小高速渦輪解碼器

在下一代通訊系統中，隨著人們對於快速以及高品質資料傳輸的要求與日俱增，高速渦輪解碼器的設計成為一個非常重要的研究領域。在本論文中，我們設計了一個適用於3GPP-LTE可變動區塊大小的高速渦輪解碼器。針對解碼速度方面，我們採用了平行區塊處理技術與radix-16最大事後機率演算法來提升平行度。此外，字元長度縮減化(word length shortening)的技術也被用來降低運算複雜度，此技術將同時改善面積以及電路延遲。另一方面，我們也設計出指令式交互連接器來提升對於不同區塊大小的支援性。同時針對於高平行度所面臨到的記憶體衝突問題，我們也提出無衝突導向的記憶體重置演算法來產生適當的指令組合以搭配交互連結器的運作。透過此重置演算法，所設計出來的渦輪解碼器將可在平行度高於 16 的情況下運行。最後，我們將所設計的radix-16 MAP處理器利用90nm UMC COMS製程與Faraday cell library以單晶片的方式實現；而渦輪解碼器則是搭配上一組 radix-16 MAP處理器並實現在FPGA模組上。透過完整的驗證流程後，所設計的MAP處理器將達到571Mb/s 的傳輸速率，而使用相同製程所合成的渦輪解碼器將在8次迭代的環境下達到35.24Mb/s的傳輸速率，其能量效能為 0.14nJ/b/iter。

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蓄電池供電開關式磁阻馬達驅動系統之開發

本論文旨在開發具升壓及功因校正充電功能之蓄電池供電開關式磁阻馬達驅動系統。首先探究開關式磁阻馬達之基礎原理及一些關鍵事務。接著，建構一標準以數位信號處理器為基礎之蓄電池供電開關式磁阻馬達驅動系統，並實測評估其操作特性。 其次，為提升開關式磁阻馬達之高速驅動性能及整合功因校正充電功能於開關式磁阻馬達驅動系統中，開發一兩象限前端直流/直流功率轉換器。於馬達驅動模式下，此前端轉換器可操作為升壓轉換器，由蓄電池端建立良好可調及可升壓之直流鏈電壓，供給後接之開關式磁阻馬達驅動系統。當車輛於閒置時，應用驅動系統中之一些組成元件形成一降壓型切換式整流器為主之功因校正車上充電器。特定言之，馬達轉換器中之四個二極體及馬達之兩相繞組被安排形成橋式整流器及交流輸入濾波器。於控制方面，簡單之強健控制機構及可變結構系統控制機構分別用於功因校正充電器及開關式磁阻馬達驅動系統以獲得良好控制性能。 接著，開發一具更高整合度之蓄電池供電開關式磁阻馬達驅動系統。採用開關式磁阻馬達驅動系統之內嵌元件即可完整建構一車上降-升壓型功因校正充電器。比較前者，由於降-升壓型輸入輸出電壓轉換能力，可獲得較佳之入電電力品質。最後，使用市售三相智慧型功率模組建構一整合之開關式磁阻馬達驅動系統。由適當之佈置組接，可形成降壓型或降-升壓型功因校正充電器。兩種切換式整流器之額定推導及電路元件設計均有詳細說明。由一些模擬及實測結果評定所有建構之開關式磁阻馬達驅動系統及功因校正充電器之操控性能。

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適用於雙模式無線相容認證與全球微波存取介面之快速傅利葉轉換處理器設計與實現

WiMAX(Worldwide Interoperability for Microwave Access全球互通微波存取)技術建立於IEEE 802.16標準上，而Wi-Fi無線相容認證技術建立於IEEE 802.11標準上的，其中IEEE 802.11n標準支援多重輸入多重輸出技術。WiMAX/IEEE 802.16標準及Wi-Fi/IEEE 802.11標準皆採用正交分頻多工(ODFM)技術，其擁有極佳的頻寬使用效率以及對抗非理想通道的能力，而在諸多調變方式中被視為熱門選擇。 快速傅立葉轉換處理器為所有正交分頻多工系統中的關鍵模組，為了適應不同應用，WiMAX中的規範主要有可調頻率及可變點數，而Wi-Fi需支援多重輸入多重輸出。然而這些技術的規範也為其關鍵模組的設計－一個支援雙重標準且可變點數與合理硬體成本的快速傅立葉轉換處理器，帶來極大挑戰。 在本論文中，我們提出一個擁有可變點數且高功率效率的快速傅立葉轉換處理器，主要是由4-path 128-point SDF(Single Delay Feedback) 模組與Multibutterfly模組所組合而成。Multibutterfly模組可以根據不同的快速傅立葉轉換的長度而操作radix-2、radix-2^2、radix-2^3、或radix-2^4的蝴蝶圖運算。4-path-SDF模組可以同時處理四個128點的快速傅立葉轉換，而且它有較快的操作速度與較高的輸出率以支援Wi-Fi標準。同時，一個有效率的記憶體存取方式被提出以及以常數乘法為基礎之乘法單元也被利用，可以有效地降低電路的複雜度、硬體面積及功率消耗。再者，一個新的多資料進位(Dynamic scaling)方法也在本論文中被使用，可以適時地截斷較長的字元長度而使資料的字元長度不會連續地增加。 整個可支援WiMAX與Wi-Fi雙重標準之快速傅立葉轉換處理器是使用UMC 90奈米製程所實現。面積是1,105,584 um^2。在20 MHz操作頻率下可運算12位元快速傅立葉轉換，而其功率消耗為6.84 mW，具有很高的功率效率。在2048點的快速傅立葉轉換下，SQNR為33.9247dB。而且只需要1.325N-word two-port的記憶體來完成連續流程的設計。因此，我們提出的快速傅立葉轉換處理器，針對未來同時支援全球互通微波存取系統及無線相容認證雙模式之實現，是一個極佳的解決方案。

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適用於多輸入多輸出正交分頻多工系統之高硬體效率快速傅立葉轉換處理器

現今，無線通訊系統在人們的生活當中扮演非常重要的角色。而因應越來越龐大的多媒體資料傳輸需求，相繼衍生出多種通訊技術，其中多輸入多輸出與正交分頻多工技術，被廣泛的使用。而快速傅立葉轉換處理器在所有多輸入多輸出正交分頻多工的通訊系統中是關鍵性的模組。因而，快速傅立葉轉換處理器必須有處理多個平行資料序列的能力。在傳統上是採用多個快速傅立葉轉換處理器來處理多個平行資料序列，但是會造成較差的硬體效率與較高的功率消耗。因此，將多個快速傅立葉轉換處理器整合在一起，達到硬體資源共享，以提高硬體效率與降低功率消耗是現今的趨勢。 在本篇論文中，我們提出一個基於增強的IEEE 802.11n標準之應用於多輸入多輸出正交分頻多工系統之高硬體效率快速傅立葉轉換處理器。此處理器是採用MRM^2DF(Mixed-Radix Mixed-Multipath Delay Feedback)架構，其使用多資料路徑結構來提供高輸出率，並且採用radix-2和radix-2^3演算法來降低硬體複雜度。此外利用保護區間來增加處理兩條平行資料序列的能力。因此平行路徑的數目從四條延伸至六條，且採用共用硬體資源的方法來降低硬體面積和功率消耗。我們使用UMC 90-nm 1P9M製程實現所提出的處理器，其面積為739 x 734 (um)^2，且在40MHz的操作頻率下消耗功率為5.57 mW，SQNR為40.17dB。此處理器符合增強的IEEE 802.11n標準，能在40MHz的操作頻率下，同時處理在3.2us內的六條獨立的FFT資料序列。

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基於波束成型技術並適用於多用戶多輸入輸出下行通訊系統之干擾消除方法

此篇論文,提出了一種基於波束成型技術(MB-BD)並適用於多用戶多輸入輸出下行通訊系統(multiuser MIMO downlink communications)之干擾消除方法。最大化波束成型(Maximul Beamforming)是一種用來改善接收端訊號雜訊比的方法,但是只適用於單一訊號串流的傳輸。此論文提出之預先編碼方法是基於最大化波束成型並適用於多訊號串流傳輸,在多用戶多輸入輸出下行通訊系統的性能分析(總速率(sum rate)與位元錯誤率(bit error rate))上已用數學式仔細的計算並採用模擬驗證。MB-BD可以改善每一個接收端之SNR因其使用兩個對應到第一及第二大特徵值之強健特徵向量所形成的和空間來傳送資料,所提出的系統架構在錯誤率在0.001之條件下比區塊對角化(BD)之方法約有6dB的增益量且總速率跟區塊對角化是差不多的。 各種不同關於多用戶多輸入輸出下行通訊系統之傳輸方法比如說線性與非線性預先編碼之方法在此篇論文也會被拿來介紹與討論。區塊對角化是近年來非常引人注目之用於多用戶多輸入輸出下行通訊系統且可預先消除多用戶干擾的預先編碼技術,但此技術需要做兩次的特徵值分解(或奇異值分解)找出每個用戶對應到的預先編碼矩陣來預先消除多用戶干擾以及最大化總速率。跟區塊對角化來比,因為此提出的架構只要作一次的特徵值分解(或奇異值分解)和一次的QR分解就可以找出每個用戶對應到的預先編碼矩陣來預先消除多用戶干擾,此提出的架構在傳送端的運算複雜度上大致節省了約37.5%。 為了提升接收端的檢驗器性能且擁有比較低的運算複雜度,在每個接收端我們使用經化簡後的最大近似檢驗器,跟原來的最大近似檢驗器比較,在每個接收端大致可節省33.5%的運算複雜度。