交通大學電子工程系所學位論文
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因應更低電壓系統的要求，有很大量的研究已經花在如何發展一個有效並且更經濟使用次臨界電壓的靜態隨機存取記憶體設計上。然而在測試方法上，考慮到最新發展使用次臨界電壓的靜態隨機存取記憶體設計還尚未完全被討論完。因此，我們首先對很多使用次臨界電壓的靜態隨機存取記憶體設計分成三大類設計，並且研究每一種分類上的設計的開路缺陷的錯誤行為模式。並且針對這些錯誤可能會或是不會被傳統靜態隨機存取記憶體的測試方法所測到錯誤。針對於較難測到的錯誤，我們會更進一步討論不同分類的次臨界電壓的靜態隨機存取記憶體設計所對應的測試方法。最後，討論溫度在測試上需要怎運作。
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子空間演算(subspace method)，頻譜相減演算(subtraction method)與卡爾曼濾波器(Kalman filter)等在處理語音方面已使用多年，在消雜訊方面也有其效果，所以期望能將其效果使用在助聽器上，來得到較好語音的訊號,使助聽器在使用上也能擁有較好的語音品質。 為因應助聽器的需要，演算法須滿足一些特性，一 計算量，處理過程不能太大或是複雜，因為助聽器在使用上，無法容忍處理時間過長的情況，二 低功率，因為使用者幾乎是全天配帶，若是需要常常更換電池或充電，將會大大降低其實用性。我們在計算量方面，盡可能尋找結構較簡單的演算法，或是將演算法的計算加以簡化，低功率方面，則是盡量善用濾波器組(filter bank)帶來的一些好處，例如硬體共用，分頻取代DFT計算等等，另外在使用濾波器組的架構下，有時也會帶來提升演算法效果的機會，期望在運算複雜度與效果之間能取得一個最佳的平衡。 以下為章節排序，章節一為消雜訊演算法的相關工作，主要介紹一些語音的客觀評估方法，章節二到五，為演算法的介紹，相關的演算法有子空間演算， 頻譜相減演算，卡爾曼(Kalman filter)以及雙耳演算，章節六為濾波器組的硬體架構介紹，章節七跟八則是將適用的演算法應用到濾波器組上，章節九則為一些演算法的特性比較與結論。
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在設計可調式視訊編碼硬體的過程中，資料存取需求變成越來越困難，因為採用了需要密集作資料存取的層間(inter-layer)預測模式。為了解決可調式視訊編碼高資料存取量的問題進而達到編碼效能的提升。在這篇論文中，我們提出三個適用在層間預測模式上的高資料效率的演算法。首先，我們提出一個把畫面間(inter)預測和層間殘值(inter-layer residual)預測合併成一個預測程序的方法，並且重複使用資料來減少資料存取需求。其次，我們提出一個高資料效率的層間移動向量預測(inter-layer motion)演算法，藉由利用畫面間預測的參考資料來減少層間移動向量預測的大量的參考資料需求，還有提供一個適用在層間基底(inter-BL)預測的移動向量偵測機制，經由偵測層間基底的移動向量來決定參考資料是否可以被重複使用。此外，在移動估測議題方面，我們也提出一個根據畫面大小來適當調整的移動估計切換方法，藉由畫面的解析度大小適當地決定使用平行化之解析度移動估測設計加上層間高資料效率預測演算法或是畫面間及層間級別C(level C)的資料重複使用演算法。模擬結果顯示在影像大小為CIF時，傳輸資料率(bit-rate)僅有0.16%的增加，而影像品質(PSNR)只有0.002dB的下降; 在影像大小為480p時，傳輸資料率(bit-rate)則是0.91%的增加，而影像品質(PSNR)有0.09dB的下降。而以分析的結果來看，我們提出的方法可以在CIF以及480p的畫面大小下節省67.3%和80.9%的資料存取量。此資料存取節省量，不只可提高系統編碼效能，更可以達到記憶體存取功率消耗的減少。
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由於射頻前端(RF front-end)電路是整個收發機中比較耗電的部份，生物電子醫療設備或3C產品…等，對低消耗功率的需求越來越高，為了讓可攜式監控系統或3C產品有更長的電源更換周期，讓有限的資源做充分利用，因此，本論文中利用TSMC CMOS 180 nm製程來實現兩個在射頻發送端之低功率電路。 第一個電路為三倍頻器電路，利用主頻率電流相互抵消的機制，來提供超過35 dB的諧波抑制比(Harmonic Rejection Ratio)。在消耗功率為11.5 mW下有-4.2 dB 的電壓轉換增益，其電源供應為1.8 V，頻率為1.5 GHz。另外，此三倍頻在輸入與輸出皆為四相位訊號，因此，可以使用在通訊系統中之I/Q鏡像抑制(image rejection)。 另一個電路為低功率D類放大器，利用Outphasing (或 LINC)的技術，來改善傳統功率放大器線性度與效率無法同時兼得的瓶頸，根據模擬結果，在1.2 V電壓供應下，頻率為1.4 GHz時的功率消耗為14 mW，以及在1 dB壓縮下之汲極效率與PAE分別為38% 以及 29%，而系統的平均功率為33.16%
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在現今微縮驅使下，矽化鎳是最常用在先進製程中的金屬矽化物。在矽化鎳熱穩定性及接面特性之研究方面，本論文提出利用高劑量鍺離子佈值來改善其熱穩定性。我們發現在矽基板上，鍺摻雜可提升結塊及二矽化鎳相轉變溫度各攝氏50~100度。而將其利用在高摻雜之n型或p型矽基板上時，因受其它高摻雜離子影響，改善程度只有攝氏50度左右，但是對於n型或p型多晶矽閘極，卻仍保有攝氏100度的改善能力。此外還發現高劑量鍺離子佈值可以改善矽化鎳與矽的介面平坦度。在熱穩定性研究的基礎下，進一步研究n型或p型二極體特性的改善。我們發現對於漏電流而言，雖然有鎳沿著鍺離子佈植產生的缺陷往下擴散之影響，仍可以看出對週邊漏電流降低以及整體漏電流耐溫增加的改善。 為了減少寄生電容及改善短通道效應，電晶體結構趨向多閘極結構，並可能進一步製作在絕緣層上矽(SOI)的晶片上面。由於先將離子植入矽化鎳，再經過退火後，會使得佈值離子被離析到矽中，可形成超淺接面，本論文遂利用此技術在SOI上製做並研究超淺接面之特性。在現今常用的二氟化硼(BF2+)、磷(P+)、砷(As+)離子佈值入矽化鎳後再經由攝氏500~750度的再退火製程，可以發現其具有良好的熱穩定性及可得到遠低於矽化鎳蕭基特接面的漏電流。在此也針對其週邊二氧化矽介面造成漏電流的捕獲能態密度進行探討，藉由閘極二極體(gated-diode)及電荷捕捉(charge pumping)兩種方法量測捕獲能態密度的大小，分析漏電流機制。針對上述兩種在不同基板上製作的超淺接面，我們製作不同的結構來量測此兩種接面的矽化鎳/矽的接觸阻抗。在矽基板上，經過鍺離子佈值後，矽化鎳對高摻雜p型基板的接觸阻抗可以低到10-8 Ω-cm2的數量級，而在SOI上可量到BF2+佈值的接面有2 × 10-8 Ω-cm2的低接觸電阻率，而P+佈值的接面則有偏高的3 × 10-7的接觸電阻率。 最後我們希望利用掃描探針顯微術之ㄧ的Kelvin-Probe Force Microscopy (KPFM)來量測半導體表面電位差，透過常用的的幾種不同一維載子濃度分布測定方法為基準，來推算表面二維載子濃度分布。雖可成功利用在較深的p-n接面剖面濃度的分析，但是空間解析度不理想，尚待改善。 整體而言，本論文研究了利用鍺離子佈植改善矽化鎳的熱穩定性和利用離子植入矽化鎳再經退火之方法改善蕭基特二極體接面的電特性，以及研究了它們的接觸阻抗大小並期待利用KPFM來量測超淺接面深度。
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正交分頻多重進接(OFDMA)技術近來在行動環境中廣受注目且已經應用在 許多數位通訊應用中。採用OFDMA 一個最主要的原因是其抗頻率選擇性衰變 及窄頻干擾的能力。我們聚焦在IEEE 802.16e 與 802.16m OFDMA 下行傳輸的 通道估測部分。 本篇論文採用兩種通道估測方法。第一種為進階4 點群線性內插法，首先我 們使用最小平方差的估測器來估計在導訊上的通道頻率響應，這是為了硬體的計 算方便。最後我們在頻率域上使用線性內插法來得到在資料載波上的通道響應。 第二種為線性最小均方差通到估測法，首先我們使用線性內插法來估計在導訊上 的通道頻率響應，其次估計延遲參數，再利用指數函數的功率延遲曲線求出自相 關函數，最後根據自相關函數做線性最小均方差以估測出資料載坡上的通道響 應。我們先在AWGN 通道上驗證我們的模擬模型，然後分別在IEEE802.16e 與 802.16m 兩種標準下於多重路徑通道上模擬。 在本篇論文中，我們首先簡介IEEE 802.16e 與 802.16m OFDMA 下行的標 準機制。接著，我們依造兩種標準機制分別各傳輸情形下介紹所用的通道估測方 法並探討其估測效能。
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可調式視訊編碼，一個新生代的視訊標準，除了繼承H.264的高壓縮率外，還提供了空間、時間、品質三種可調性，使得可調式視訊編碼較原本的H.264複雜許多。本篇論文的主要目標在於針對H.264/AVC可調式視訊解碼器做分析以及實現一個適用於可調式視訊解碼器的動作補償硬體設計。 首先，我們針對可調式視訊解碼器整個系統的記憶體使用作分析，藉由挑選以畫面幀為基礎的解碼流程，系統可以得到最低的內部記憶體使用量和頻寬需求。接著是我們針對可調式視訊解碼器提出的四級管線架構設計，並且提出單次品質層解碼的方法，在同個空間層平行處理基底品質層和品質增強層，使得要處理的巨圖塊在三個品質層的位元流之中可以有66%的縮減。最後則是提出一個高性能的動作補償設計，藉由同個分割區塊資料共用和縮減參考資料等方法，資料頻寬有62-74%的縮減；更進一步，藉由使用兩套內插單元硬體，處理雙向預測區塊的週期數將得以減半。 根據實驗結果，我們提出的動作補償硬體設計的巨圖塊平均處理週期低於160個週期，也低於我們系統限制的227個週期。換句話說，我們所提出的硬體設計可以在135MHz的時脈下，達到每秒處理超過59萬4千個巨圖塊，也就是每秒60張CIF、SD 480p以及HD 1080p的影像。
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在本論文中，探討了非揮發性記憶體的儲存電荷的空間分佈對元件特性的影響。根據模擬的結果，調變臨界電壓(Vt)和調變閘極引發汲極漏電流(GIDL)是與電荷儲存的位置有關。當電荷儲存在通道中央的上方位置時，整個次臨界曲線會向右移，這是由於負電荷在捕陷電荷層的正中央會造成通道區域的電子位障上升。當電荷儲存在通道的上方並且靠近汲極的接面時，只有上半部份的次臨界曲線會向右移。這是因為通道區域中的電子位障被汲極電壓稍微地拉低了，所以下半部份的次臨界曲線不會移動，但是電子位障仍然不夠低，不足以讓電子完全地導通，所以上半部份的次臨界曲線會向右移。再來，當電荷儲存的位置正好在汲極接面的正上方時，閘極引發汲極漏電流會大量地增加。這是因為在閘極和汲極間的垂直電場變強了，所以閘極引發汲極漏電流會上升。長通道元件和短通道元件有相似的儲存電荷的空間分佈對元件特性的影響。 此外，我們證實在N型通道的多晶矽/氧化鋁/氧化鉿/氧化矽/矽(SAHOS)記憶體元件上單一位元胞中可以有三位元的記憶體特性。為了增加水平方向上的電荷儲存空間，我們把捕陷電荷層延伸到側壁空間層的底下。結合調變臨界電壓、調變正向讀取的閘極引發汲極漏電流以及調變反向讀取的閘極引發汲極漏電流，這些記憶體元件可以有三位元的操作。這些元件中，源極/汲極與閘極重疊的結構顯示出比非重疊的結構有較好的記憶體性能。在源極/汲極與閘極重疊的元件上，臨界電壓可以位移產生7V的記憶窗口，並且在外插到十年線後仍擁有良好的儲存資料持久性。此外，在105次寫入/抹除之後，此記憶體元件在調變臨界電壓上仍維持良好的性能。當此記憶體元件被運用在NOR型的非揮發性記憶體的陣列結構中，干擾效應對於臨界電壓來說是可以忽略的。閘極引發汲極漏電流可以在調變後產生約100倍大小的差異，但是沒有良好的儲存資料持久性，也沒有良好的耐操度。因為電荷是儲存在靠近側壁空間的角落，所以「水平電荷遷移」和增加電荷流失速率的缺陷都是造成沒有良好的儲存資料持久性的原因。而沒有良好的耐操度的可能原因是在每一次的寫入/抹除之後，儲存電荷的空間分佈改變了。對元件的可靠度來說，汲極的干擾效應對於閘極引發汲極漏電流是個問題。
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本論文提出了利用K-Best演算法之軟性里德索羅門解碼器。這個方法主要可以分成三個部分：前置處理、候選人選擇機制、消去解碼。 在前置處理的部分，我們根據接收到的軟性資訊，給予每一個接收到的符號一個可信度。候選人選擇機制的部分，利用可信度的資訊以及獨立的特性去產生出可能的候選人組合。因為可能的組合有很多，所以利用K-Best演算法的限制來降低運算量。在第三個部分，消去解碼被用來解可能的候選人組合。為了找到合理的候選人數量，需要考慮到兩個相抗衡的項：性能和複雜度。 模擬的結果顯示，在里德索羅門碼(15,11)的狀況，所提出的演算法在字碼錯誤率(CER)為10-4時，其效能比硬性的BerleKamp-Messy(HD-BM)演算法好2.4dB，並且比Kotter-Vardy(KV)好1.3dB。與KV演算法比較時，運算複雜度至少降低了41.7%。而與動態可靠度傳播-代數軟性選擇(ABP-ASD)演算法比較，當字碼錯誤率等於10-4還有0.3dB的效能差距，但是複雜度降低了至少75.5％。對於里德索羅門碼(31,25)，提出的方法在字碼錯誤率等於10-4時，比HD-BM演算法好1.4dB並且比KV演算法好0.55dB。複雜度部分，則比KV降了至少61.6%。但是對於ABP-ASD演算法尚有1.25dB的效能差距，但是複雜度至少降低了97%。
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隨著製程技術進入了奈米的紀元，以往隨著製程縮小所得到的功率節省也因此慢下來；然而，在現代的設計中，高時脈頻率和複雜的功能造成顯著的功率密度增加。多重供應電壓是一項可以平衡功率和效能的既普遍又有效率的技術。考慮多重供應電壓的技術，我們把一個設計分割成多個電壓島，每個電壓島分別在平面規劃上佔有它的區域並且工作在一個特定的電壓。 在這篇論文中，我們把電壓島的產生跟平面規劃合併在一個有效率並且使用決定論演算法的平面規劃器裡面。給予一組區塊和所對應的可工作的電壓，我們使用動態規劃去產生一組已經有電壓指定並且功率消耗已經被降至最低的平面規劃。與前人的作品比較起來，實驗結果顯示我們的演算法在執行時間和功率消耗上可以保證有絕對的勝出，尤其在比較龐大的設計上。