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適用於數位家庭媒體整合之JPEG-LS演算法以區段為基準的流量控制方法設計及分析

隨著液晶顯示器 (LCD) 技術的發展，高速、高深度色彩及高解析度的需求都是不可或缺的。目前已發展出很多高速數位傳輸標準，例如高清晰度多媒體接口 (HDMI) 及無線-HD (wireless-HD)。由於一些物理性的限制，所以很多傳輸標準並不適用於數位家庭多媒體整合 (DHMI)。因此，在有限的記憶體及傳輸頻寬下，利用有提供比率控制技術的近似無失真壓縮演算法來達到其要求。對影像壓縮而言，壓縮率及高影像品質是很基本的需求。在數位家庭多媒體的應用上，為了使數位資料能有效地傳輸並節省硬體傳輸成本，所以我們整合了以列為基準的流量控制方法於JPEG-LS。 在本文中，為了實現低成本的DHMI，因而提出了一個有效且可行的解決方法，即在JPEG-LS上加入了以區段為基準的流量控制 (SBRC) 方法。 SBRC利用人眼感知特性及局部材質分析來最佳化信息損耗分配及達到最好的比率控制。因此，根據人眼感知的特性，我們提出來可支援縮放比例的JND模組來最佳化重建影像的品質。 實驗結果顯示，利用我們方法所得的模擬結果與沒有流量控制方法的JPEG-LS結果作比較，只降低了少數的PSNR。並且根據我們所提出的方法，可使多個媒體來源的數位資料只需透過單一的HDMI電纜就可傳輸至所對應的播放媒體。

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無線網路中的行動管理與服務品質改進

隨著無線通信的進步和網路多媒體服務的廣大需求，行動通信的發展，可說是日新月異，而下一世代的無線通訊更是百家爭鳴。就目前的發展，並沒有任何單一存取技術，能夠贏得壓倒性的勝利。是以，混合型態的異質網路，採用共存方式呈現的局面將無法避免。現今的接取技術,如IEEE 802.11，GSM，GPRS，WCDMA/UMTS，IEEE802.16等規格各有所長，應用範圍與傳輸速度也有所不同。在資源分配、行動管理、服務品質需求上更是大相逕庭，如何整合眾多技術規格，便是未來最重要的課題，其中ALL-IP的網路架構，更是未來發展的重點與整合成功與否的關鍵 ，因此如何整合這些異質網路的資源，跨越行動服務藩籬即是本論文主要的研究目標。 本文分四大部份來探討異質無線網路中的行動管理與效能改進。首先討論All-IP環境下異質網路行動管理的效能改善，尤其針對蜂巢式行動網路中，藉由交換訊息的抑制，來降低封包阻隔率與遺失率。接著，我們把重點擺在802.11e無線網路的服務品質改進，雖然IEEE 802.11已是目前最廣泛的無線區域網路的標準，然而對於服務品質的控管卻是近幾年才被提出來討論。所以我們特別調整IEEE 802.11e EDCF的規格，滿足不同使用者對QoS的要求。再者，我們提出動態允入控制調整方法，來確保無線網路的公平原則。模擬結果顯示，我們的方法，不會因為只強調即時訊務的重要性，而完全犧牲了低優先權的資料。最後，我們將採用Mobile IPv6的移動管理技術及階層式架構，運用行動偵測允入控制的方法，降低系統換手的失敗率。

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多層感知器對輸入與權值誤差的敏感度分析及倒傳遞(BP)演算法與進化策略(ES)演算法的改善

多層感知器(Multilayer Perceptron)，簡稱為MLP，常被用於一些演算法中，例如：倒傳遞演算法(Back-Propagation Algorithm, 簡稱BP)、進化演算法(Evolutionary Algorithm, 簡稱EA)及快速學習法(Extreme Learning Machine, 簡稱ELM)等。其中倒傳遞演算法及進化演算法是最常使用MLP架構的，且它們的性能表現往往會受到MLP架構的影響。因此，決定MLP的架構(層數及每一層神經元的個數)對這些演算法是一件非常重要的事。本論文的重點就是探討當MLP中的輸入(input)及層與層神經元之間的權值(weight)改變時，MLP輸出的變化量，亦即輸出對輸入變化及層與層神經元之間權值變化的敏感度(sensitivity)，針對不同的MLP架構，此敏感度也不同。藉由此敏感度的大小，可選擇一個較適合的MLP架構。對MLP敏感度的研究，我們採用中央極限定理(Central Limit Theorem, 簡稱CLT)來幫助我們做統計上的運算，同時CLT也可用於計算分開複數(Split-Complex)MLP架構的敏感度，此種MLP架構簡稱為Split-CMLP，可用於複數訊號系統，例如QPSK訊號系統等。因此，本論文同時分析一般MLP及Split-CMLP對輸入變化及層與層神經元之間權值變化的敏感度。在論文的後半部份，我們結合了階層式(hierarchical)結構及倒傳遞演算法(BP)來改善標準BP演算法的性能，此新的演算法稱為HBP演算法；同時也為目前使用極為廣泛的進化演算法-進化策略(Evolutionary Strategy, 簡稱ES)決定運算參數，以增進其性能。

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5Gbps 3 倍超取樣眼圖追蹤式時脈資料回復電路

隨著製程技術的進步及運算處理速度的提升，傳送接收系統應用在高速上是未來的趨勢，例如應用在乙太網路及光纖網路上規格，如10G Base- LX4、OC-192、OC-768…等。著重在有線或是匯流排上的應用有PCI-EXPRESS、USB2.0、IEEE1394、SERIAL-ATA…等系統，在此系統當中所傳送的資料速度多為Gb/s的等級。高速資料傳送上，有更多的困難需要克服。如雜訊的處理，時脈產生器如何產生高速時脈…等等的問題。本論文採用三倍超取樣眼圖追鎖的技術應用在接收端的時脈資料回復電路上，並以應用PCI-Express II的規格為目標。 本論文是應用在5Gb/s的傳送系統的資料接收端的電路上，達到一個高速5Gb/s串列資料。利用鎖相迴路(PLL)作為系統上的時脈產生器，產生5GHz時脈對於輸入的資料作取樣的動作。系統當中需要切割出微小的時脈延遲來調整取樣時脈的相位，採用相位內插的電路利用電流切割方式，切割出6.25ps左右的延遲相位，以達到系統上所規定的頻寬。三倍超取樣的方式可以達到較小的靜態相位誤差，四倍或五倍超取樣的方式複雜度又太大。 在整體電路實現上，我們採用0.13-um製程，1.2-V的供應電源來實現接收端的電路。

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應用於WiMAX通訊系統之Σ-Δ分數型頻率合成器設計

近年來，隨著科技的發展，頻率合成器在通訊系統中除了要有良好的相位雜訊外，也需要有寬的可合成範圍，在本論文中設計了一個適用於WiMAX通訊系統中且具有寬頻合成範圍的分數型頻率合成器，其中包含了相位頻率檢測器(PFD)、充電泵(CP)以及迴路濾波器(LF)、互補式LC交錯耦合壓控振盪器(VCO)、脈衝吞噬除頻器、三角積分調變器(SDM)。在壓控振盪器的部份，加入了二進位權重式開關，已達到可調頻寬夠大；在三角積分調變器的方面，為了避免電路的不穩定發生，使用多級雜訊整形(MASH)架構。整體的鎖定時間經由模擬大約16μs，可合成的頻率為3.4~4.2GHz，適用於WiMAX通訊系統中。

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適用於前瞻微控制器匯流排架構之可達週期精準的功率分析方法

由於系統晶片設計的複雜度提高，元件之間的訊號交換電路已經變成功率消耗的一個主要來源。此研究中，我們提出一個有效率的高階功率模型，適用於前瞻微控制器匯流排架構(AMBA)協定所建構的晶片上完整通訊架構，每一個匯流排元件的功率模型會根據不同特性而用不同的方法去建立，仲裁器的功率模型使用查表的方式建立，解碼器和一些多工器採用以方程式為基礎的方式去建立，至於高效能匯流排和低功率匯流排之間橋梁的部分，我們則使用遞迴式類神經網路去學習功率的特徵值。除了建立功率模型之外，我們建好的功率模型還可以進一步整合到暫存器轉移階層的模擬器中，使得功率模擬的工作可在高階環境下便利地進行。最後實驗結果顯示，即使在各式各樣不同的測試平台下，我們提出的功率模型仍然可以達到週期精確的估測結果。

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具有自我對準下閘電極鍺量子點單電洞電晶體之研製

隨著CMOS製程技術進入奈米時代，電子元件的發展越來越趨向小尺寸、高操作速度、與低消耗功率，因此許多奈米元件越來越受到重視，其中單電子電晶體具有以上優點之外，更被認為可以應用於記憶體、邏輯電路以及量子訊息等方面，所以單電子電晶體已開始倍受矚目。而在單電子電晶體中最重要的核心技術除了形成奈米等級的量子點之外，還有自我對準之閘電極的製作，以利於閘極有效地調變量子點內部能階，並且減少閘極引起穿隧接面降低的寄生效應。另外，一般製作矽基材量子點與單電子電晶體通常使用Silicon on Insulator或者Silicon Germanium on Insulator的結構與超高解析度之電子束微影技術，但通常伴隨著高成本與製程掌控不易等缺點。本實驗室已成功開發出利用〝矽鍺選擇性氧化法〞氧化複晶矽鍺形成鍺量子點，這是一種具有經濟效益且與CMOS製程相容的方法。 本論文之研究重點為成功地在非晶矽與氮化矽表面沈積複晶矽鍺薄膜，克服複晶矽鍺沈積於二氧化矽表面時的潛伏期，利用〝矽鍺選擇性氧化法〞氧化複晶矽鍺形成鍺量子點並且利用下閘電極製作鍺量子點單電洞電晶體。在室溫下觀察到明顯的庫倫震盪電流，以及有效地抑制了閘極引起穿隧接面降低的寄生效應，並且經由光的激發可以觀察到更明顯的庫倫震盪。除此之外，觀察穿隧電流在不同偏壓與溫度下的變化，探討元件之不對稱現象與背景電流的發生機制。

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地面數位電視基頻接收器之同步電路設計

地面數位電視廣播(DVB-T)目前在台灣已成為未來數位電視的主流規格。DVB-T 乃是架構在正交分頻多工(OFDM)系統上。而同步的非理想效應對於OFDM 系統的正交性有很大的影響，失去正交性的OFDM 系統會因為符碼間的干擾(ISI)與子載波間的干擾(ICI)而遭受到破壞。因此如何快速並且準確的完成同步動作便是一個重要的議題。 在本論文中，針對不同的非理想同步效應做介紹，包含符碼邊界位移同步、載波頻率偏移同步以及取樣頻率偏移同步。並且針對處理這些效應的演算法進行比較與分析，以及使用Matlab 與C 語言建立模擬平台。在整數型的載波頻率偏移估測電路採用更為節省記憶體的架構來節省面積，並且對於取樣頻率偏移補償電路採用內插器的方式實現以完成同步電路全數位化的目的。最後將所有的同步 電路進行整合與實現。

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應用於數位視頻廣播系統中具有自動增益控制之接受端濾波器設計

本論文描述一個應用在歐規陸地/手持式數位視頻廣播系統(DVB-T/H)中的類比前端電路(AFE)，主要以基頻接收端通訊系統應用為目標，其內部使用一個經由數位控制的自動增益濾波器來促進接收機的系統整合性與電路積體化程度。為了改良系統，在接收端的訊號路徑上有一個可程式化增益連續時間濾波器，它使用寬頻且低功率的全差動運算放大器，來構成一個頻寬為4MHz的六階Chebyshev低通濾波器，其動態增益範圍有53dB，並且由一階的數位控制迴路來自動調整其增益量使其輸出可達200 。在輸入振幅為200 的情況時，經由雙端輸入所模擬出的總諧波失真(THD)小於 -60dB。而此電路在操作電壓為1.8V時，其功率損耗為14.3毫瓦，已經由佈局後(post-layout)的模擬所驗證，並使用台灣積體電路公司(TSMC)所提供的0.18μm 1P6M CMOS製程來製造。

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應用於2.5GHz鎖相迴路之內建抖動量測電路

隨著半導體製程之進步，積體電路發展已驅向系統單晶片化。當系統整合於同一晶片時即需要準確的時脈訊號，通常會選用鎖相迴路來當做參考時脈來源。因此鎖相迴路是單晶片系統中重要同步單位，而其時脈之抖動特性即為其重要效能。以往測試鎖相迴路效能多用外部儀器來做時脈抖動量測，但是今日因鎖相迴路操作頻率之提升，測試儀器成本大大提高。此外利用儀器量測時外部雜訊亦會干擾測試結果，因此產生了內建時脈抖動量測電路。 本論文提出的內建時脈抖動量測電路以減少測試時間、晶片面積及降低雜訊影響為設計目標。我們以游標尺延遲線電路加上自我取樣方法來實現時脈抖動量測電路。電路分為二級，首先由一週期延遲電路將時脈訊號快速延遲一週期，接著利用抖動量測電路做抖動量測。加上一週期延遲電路後即不再需要參考時脈，量測結果可不受參考時脈雜訊影響，並且能減少電路硬體消耗及加快測試時間。 此時脈抖動量測電路是利用聯電90奈米製程，完成一應用於2.5GHz鎖相迴路之內建時脈抖動量測電路，電路解析度為5.3ps。