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FPGA資源感知下非同步電路之合成與安全AES設計之案例研究

非同步電路相較於同步電路而言有很多獨特的優點。例如：對於旁路攻擊 (side-channel attack) 有較高的安全性；能彈性地面對運作時間差異與突發的環境波動；對電磁干擾有較高的容忍度；組合不同的模塊相對容易；還有許多其他的優點。 在眾多非同步電路的延遲模型中，雙軌編碼 (dual-rail encoding)的類延遲非敏感 (quasi-delay insensitive, QDI) 電路是一種可行的模型，因為其少許的時間假設，以及足夠的時間強韌度。此外，雙軌預先充電邏輯 (dual-rail precharge logic) 已被視為是一種可行的對策去降低功率消耗時洩漏的資訊。 在另一方面，電場可程式化邏輯閘陣列 (FPGA) 中因其可重構性 (reconfigurability) 被視為是系統單晶片 (SoC) 設計中的重要單元。相對於特定應用積體電路(ASIC)，FPGA的可重構性也可以提供一個方便的流程去調整設計去對抗透過實際測量的旁路攻擊。但要將QDI的電路放在同步電路架構的FPGA板上是具有挑戰性的，因有資源上的限制。 在此篇論文中，我們對於非同步電路的基本元件在同步電路FPGA提出有效的實作方式，並提出一自動化的設計流程，使得我們得以快速地合成更複雜的非同步電路設計。此外，我們提出了同步與非同步之間的介面轉換，方便非同步與主流的同步電路溝通。最後，為了確認我們合成架構的可行性，我們實作出一個以非同步的進階加密標準 (AES) ，並執行差分能量分析 (DPA) 的實驗，去證明非同步AES相對於同步電路架構的安全性。

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二硒化鎢薄膜電晶體光電特性研究

本論文證明了在氧氣環境中快速熱退火能提高多層二硒化鎢 (WSe2)薄膜電晶體之性能。實驗結果顯示，氧氣退火處理後，場效遷移率可以從1.49增加到31.1 cm^2 / Vs。開/關電流更高達10^7。且使用二維結構之六方氮化硼 (h-BN)作為基板以及保護層來觀察吸附在通道上的氧。除此之外，藉由量測拉曼光譜以及XPS的變化證實退火後氧氣以及p摻雜效應的存在。根據上述的結果，吸附在通道頂部以及底部的氧分子都對WSe2電晶體的性能產生了影響。因此，這項研究提供了一種改善WSe2電晶體元件性能的方法，並將雙載子傳輸轉變為單載子，這對於CMOS邏輯電路的應用是很重要的。 此外，我們發現WSe2厚度相關的特性並用來製造不對稱WSe2同質結構的p-n二極體，調變厚度來改變pn特性。結果顯示，理想因子為1.64，整流比約為10^3。對於光學性能，採用650 nm雷射作為光源。最佳填充因子，光響應度以及EQE分別為45.7％，16.02 mA / W和3.06％。因此，我們實現了同質結構光探測器且具有良好的光電學性質，未來能應用於探測器，開關，太陽能電池等。

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超低電壓靜態隨機存取記憶體設計

在現今高效能低功耗晶片中，嵌入式記憶體有著很重要的地位，隨著運算資料量上升，人們對記憶體的需求也變大，因此記憶體的耗電量與面積都隨之提升並且占據了很大的比例，近年來物聯網以及行動裝置對於電池壽命的需求讓這個問題變得更重要，如果能針對記憶體這方面去做設計使其有高能源效率，就能大大的降低處理器的能源消耗以增加電池壽命。在許多半導體記憶體技術中，靜態隨機存取記憶體因為有著高速及低功耗的優點，更是扮演不可或缺的角色。在本論文中，我們在TSMC 28nm 的製程下實現了一個能操作在0.225v 的超低電壓靜態隨機存取記憶體，我們採用了6T 記憶體單元架構使其面積能達到最高的使用效率，並且提出了雙態靜態隨機存取記憶體操作電壓控制來作為靜態隨機存取記憶體的輔助電路，除了能提升讀取操作的穩定性外，還克服了讀取和寫入時的半選取問題，並且不會影響到寫入能力。

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抗機器學習攻擊之高穩定物理不可被複製函數設計

隨著物聯網的應用越來越廣泛，而物聯網中的安全性的需求也隨之提高，而物理不可被複製函數(physically unclonable function, PUF)，非常適合拿來當物聯網的安全系統，因為每個晶粒(die)都具有其特有的隨機函數，可以使每一個裝置上都裝有物理不可被複製函數的晶片，並先於註冊時期先將認證的挑戰碼和其所對應之回應碼存於雲端伺服器，在認證時由雲端伺服器傳出多筆挑戰碼給所要認證之裝置，並等待回傳對應值，而裝置端需填入所有挑戰碼所對應之回應碼，而錯誤量要少於雲端伺服器所能接受之數量才算認證成功。 由於PUF分為兩類，一類為弱PUF，主要用於產生一組隨機亂數，用於加解密系統所要的亂數值，另外一類為強PUF，主要用於裝置端的身分驗證，論文會直接切入強PUF的部分，並介紹各種現有的強PUF，以及各個電路的優缺點，和目前機器學習攻擊強PUF的演算法，接著介紹用以區別強PUF好壞的重要參數。 最後著重在我們所提出的強PUF，除了在不同的電壓、溫度變化的情況，都足夠穩定度，也具備防機器學習攻擊的能力，甚至是目前面積最小的強PUF。我們使用TSMC 28nm製程來分析其電路行為，然後使用TSMC 28nm製程下線成晶片，未來會做成測試晶片並量測實際結果。

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非監督式學習之圖論分聚與分聚加速

聚類是監督學習中的一個重要領域，具有許多現實生活應用，如模式識別，圖像分析，信息分析，醫學，計算機圖形學等。本論文重點研究聚類的高效算法的開發，旨在提供低復雜度（例如非線性）聚類結構的數據的解決方案。在論文的第一部分，我們在相當溫和的假設下開發了一種基於圖論的新算法。我們的想法是確定一組合適的噪聲對象（在本論文中稱為奇點），以便表示數據的圖可以很好地分解為具有同類對象的子圖。我們還為選擇此算法中使用的參數提供了有用的指導。在論文的第二部分，我們介紹了另一種基於頻譜分析的聚類算法。這個想法是將經典的基於分區的聚類問題表示為雷利商(Rayleigh quotient)，並使用譜分析來近似解決方案。這種算法的好處是它可以應用於基於分區的聚類的任何內核技巧(kernel tricks)，它克服了譜聚類的限制（它只能用於RBF內核函數）。此外，對於大數據集，所提出的算法可以減少大量的計算負荷而不會削弱聚類精度。總之，提出的兩種算法主要用於減少具有復雜聚類結構的大尺寸數據的計算量。與其他復雜的聚類算法（例如kernel K-means）相比，它們具有相對較低的計算複雜度，並且數值證據表明它們相對於許多眾所周知的基準數據集也具有相當高的聚類精度。

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0.18 um CMOS中心式數位脈波寬度調變器設計

隨著手機不斷進步、科技不斷發展，現今對於通話品質的要求越來越高，此時手機中的極發射器就需要更好的效能。因此極發射器中的E類功率放大器的控制電路「中心式數位脈波寬度調變器」漸漸需要提供高頻率、高解析度的脈波輸出。為了實現中心式數位脈波寬度調變器，本論文使用延遲鎖相迴路產生128組相位，再使用查找表搭配多工器、邏輯閘產生出脈波寬度調變訊號。透過使用延遲鎖相迴路，可以精準的產生脈波相位，並且受到製程、電壓、溫度變異的影響也較小。 　　本論文使用TSMC 0.18 um CMOS製程實作七位元中心式數位脈波寬度調變器，操作頻率為100 MHz，最小脈波寬度為78 ps。整體晶片面積為0.979×0.6 〖mm〗^2，總功耗約為20 mW，扣除輸出級電路的功耗約為2 mW。最後的可量測PWM 工作範圍為3 % ~ 96 %，INL則落在-1.08 ~ 1.28 LSB之間，DNL落在-0.48 ~ 0.73 LSB之間。本論文使用自行設計之前緣組合電路來將降低責任週期對整體電路的輸出影響，透過量測結果證明此項設計是可行的。在PMPT應用方面，對64-QAM的20M LTE訊號進行處理，將振幅訊號轉為PWM訊號，輸出至晶片進行量測，ACLR的量測結果為15 dBc。

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三五族高載子遷移率電晶體與其臨界電壓調變之研究

本篇論文主要探討三五族化合物半導體高載子遷移率電晶體之臨界電壓調變以及其相關特性之分析。在本篇論文中，主要利用兩種策略來調變元件之臨界電壓以達到增強型元件，分別為鰭狀通道的應用以及氟離子摻雜技術。首先，我們將鰭狀通道應用於窄能隙之砷化銦鎵異質結構上。元之最窄鰭寬為54奈米，對應的臨界電壓為0.56伏，且從平面元件微縮至最窄鰭寬時，臨界電壓往正調變了2.98伏。藉由此結果可知鰭狀通道對於調變臨界電壓是有效的。而電性圖也顯示隨著較窄的鰭狀通道具有較明顯的閘極漏流，此為鰭狀通道側壁漏流所致。另一方面，我們也將鰭狀通道應用在寬能隙之氮化鎵上。如同砷化銦鎵元件，氮化鎵之元件顯現出相同之臨界電壓調變趨勢。如同預期，寬能隙的氮化鎵具有較低的閘極漏流，此乃歸因於較寬能隙的材料具有較高的蕭特基能障。另一方面，為了能更了解鰭狀通道元件之開關機制，亦使用了三維度之泊松-飄移擴散載子模型進行模擬。由通道中之載子濃度分布可看出鰭狀通道中的載子除了傳統的縱向分佈調變外，亦會呈現橫向分佈的調變；而能帶圖的模擬也可觀察到鰭狀通道的能帶較平面元件更早被拉起。由此模擬結果可發現，當鰭狀通道的寬度到達一定程度時，元件將提早被關閉，我們將此現象稱為「提早關閉效應」。 另一方面，我們也藉由氟離子摻雜的技術將氮化鎵金氧半高載子遷移率電晶體之臨界電壓進行調變。由實驗可看出5分鐘之氟離子處理可使元件之臨界電應調整至1.15伏。藉由脈衝與直流偏壓的量測，我們可看到元件之臨界電壓皆會產生永久性的正向偏移，此偏移可再藉由固定負偏壓將元件之臨界電壓重置。由此結果我們可知，元件中缺陷之放射時間常數非常的長，可以被視為是氧化層中的邊緣缺陷，而此邊緣缺陷乃肇因於熱退火處理時，氟離子擴散所導致之結果。

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使用CMOS製程之60 GHz WiGig接收機與D頻段訊號源設計

本論文的研究主題是V頻帶WiGig低功耗接收機和使用矽透鏡封裝之D頻段訊號源設計。本V頻帶WiGig低功耗接收機擁有足夠的增益和較低的直流功耗，並可藉由內建功率偵測器偵測功率大小，切換不同的增益來提高線性度，以避免接收機增益飽和。在該系統中，低功耗可調式增益低雜訊放大器和混頻器相當重要，我們採用電流再利用技術來節省直流功率，也可避免可調式增益低雜訊放大器之阻抗變化。最後，再透過基頻放大器補足接收機增益以達到預期的規格。對於毫米波D頻段訊號源，本論文將會說明如何設計D頻段訊號源電路，並簡述天線和矽透鏡封裝之理論和模擬。一般基頻之高頻訊號源設計，將會遇到可調頻率範圍和交直流轉換效率之問題，故本論文採用切換式變壓器，來改善輸出頻率範圍。為了解決效率問題，我們設計70 GHz之振盪器串接倍頻器以產生140 GHz訊號源，並改善交直流轉換效率，以降低直流功耗。最後，在將140 GHz訊號源與晶片天線整合，然後再透過矽透鏡封裝後，來提升D頻段訊號源的EIRP和效率。 本論文之電路採用台積電40 nm LP CMOS製成來實現低功率之V頻帶接收機之設計，此電路採用直接轉換接收機架構，接收機包含可調式低雜訊放大器、次諧波混頻器、功率偵測器和基頻放大器。為了節省直流功率，可調式低雜訊放大器和次諧波混頻器採用電流再利用技術來實現，而功率偵測器採用平方律之架構來偵測功率以控制可調式低雜訊放大器，並使用Cheery-Hooper放大器做為基頻放大來補足增益。在60 GHz時，其量測的頻寬可以同時涵蓋四個通道。當電源電壓為1.1 V時，其直流功耗為31.5 mW。在不同的增益下，量測的2-dB增益頻寬範圍在60 GHz附近時，可大於10 GHz。在高增益模式下，每一個通道的量測到2 dB的頻寬皆大於2 GHz，每個通道的最高增益也大於30 dB。在切換增益時，接收機的增益分別為30.89 / 26.05 / 22.65 / 18.64 dB，而且四個通道的平均IP1dB分別為-42.55 / -37.65 / -33.28 / -29.23 dBm。 另外，本論文的電路採用台積電40 nm GP CMOS製成來實現低功率之D頻段訊號源設計，為了擴展調諧範圍，我們採用切換式變壓器改變其耦合係數做為頻率的粗調，而由變容器進行頻率的微調。此次140 GHz訊號源是由70 GHz 的VCO與頻率倍頻器串接所組成的。我們採用開槽環型天線來解決晶片佈局金屬密度限制問題，再將矽透鏡與晶片封裝後，進而提高晶片天線的增益和EIRP。在電源電壓為1 V時，其直流功耗為51 mW，振盪器量測到的頻率範圍約為14.5％，即從122.9 GHz至142.9 GHz。在142 GHz時，峰值輸出功率和峰值效率分別為-2 dBm和1.74％。在天線方面，量測的輸入反射係數小於-10 dB之頻率範圍是從140 GHz到175 GHz。當透鏡的半徑為2.5 mm，5 mm和8 mm時，訊號源量測所得的最高的EIRP分別為5.63 / 11.33 / 16.94 dBm。

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適用於壓電能量擷取系統的同步切換介面電路與全電容式脈衝頻率調變直流降壓轉換器

本論文研究期望經由壓電元件將振動能轉換為電能，經過整流介面電路AC-DC Converter將電能儲存一小段時間後，再經由一個DC-DC Converter將所儲存的電能提供給無線藍芽溫度感測器。本論文包含整流介面電路AC-DC Converter 及DC-DC Converter兩部份。 壓電能量擷取系統輸出並非理想電源，擁有內部阻抗與寄生電容，導致壓電元件輸出效率不佳，可以採用同步切換技術(Synchronized switching techniques) 來提升壓電元件轉換效率。傳統的同步切換技術需要額外的控制訊號即能量去切換開關。 本論文第一部分使用的是一種Self-powered的Synchronized Switching Harvesting on an Inductor(SSHI)介面電路，MOS跟電容所實現的峰值檢知器與比較器產生控制訊號來達到自動切換開關而不需要額外的控制能量。本晶片電路在使用電流振幅為30 μA、頻率120 Hz、寄生電容為6.7 nF之壓電元件做為輸入時，根據使用T25HVG2的製程，設計出的整流晶片量測結果，輸出功率可達21.3 μW。與標準界面電路相比，本整流晶片提供161 %的輸出功率增益。 第二部分則是提出一個全電容式的直流電壓轉換器(Switched-cap DC-DC Converter)，除了可以得到無使用電感的好處之外，使用discrete-time pulse frequency modulation (PFM)控制，達到低控制功耗與高輕載效率的目標，根據使用T25HVG2的製程，設計出的晶片量測結果，此轉換器在輸入電壓為5 V時的最高效率為62.8 %，而輕載(負載電流10μA)時的效率大於53 %，輸出電壓在1.3V至1.33V之間。

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有機鐵電材料 P(VDF-TrFE) 介電特性於異質接面性質之探討

近年來，有機薄膜電晶體已被廣泛研究，大多數有機薄膜電晶體採用二氧化矽作為絕緣層；然而二氧化矽製程溫度對於有機薄膜電晶體未來發展將會受限，利用有機介電材料之製程溫度較低之特性，可以有效的克服製程溫度上的問題。因此本篇論文針對偏二氟乙烯-三氟乙烯共聚物(poly(vinylidene fluoride-trifluoroethylene)),P(VDF-TrFE)作為金氧半導體元件進行 P(VDF-TrFE) 與矽之介面性質探討。在論文第二章中，對此元件進行了基本的電性分析，包括:漏電流、介電常數、P(VDF-TrFE) 與矽之介面層特性，並且透過電導法計算P(VDF-TrFE) 與矽之介面捕陷電荷。且由介面層分析的結果可得知在P(VDF-TrFE) 與矽之介面處生成低介電常數介面層，因此在論文第三章中，我們探討了低介電常數介面層形成之原因，並且提出介面捕陷電荷影響接近介面層之P(VDF-TrFE)之電偶極非線性極化之推論，導致低介電常數介面層效應更為明顯，也透過實驗的方式去驗證此推論。為了避免此機制導致元件之穩定度降低,在論文第四章中，利用二氧化矽做為緩衝層之元件進行分析並將結果與未使用緩衝層之元件進行比較；由比較結果可得知有緩衝層之元件，其電性特性明顯提升，如較低的漏電流，較高之介面常數值以及較不明顯之低介電常數介面層；此外也發現使用SiO2作為緩衝層之元件,其漏電流在閘極偏壓約為＋20V時出現電流劇烈上升之現象，藉由比較有無SiO2緩衝層元件漏電流特性差異,我們也提出SiO2與P(VDF-TrFE)之間所形成之氧空缺為造成此現象之主要因素。