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用於影像處理及智能操作之可重組化影像處理器

隨著半導體產業的蓬勃發展，影像感測器(CMOS/CCD Sensor)的解析度快速增加，對嵌入式影像處理器造成沉重的運算負擔。同時越來越多手持式裝置上都配備了影像感測器。因此，在這些設備上對影像處理的需求的應用範圍越來越廣泛。對於嵌入式影像處理器而言，它必須處理高品質影像且擁有低功率消耗的特性以延長電池使用時間，再加上其功能必須富有彈性以應付各種設備上不同的應用。也就是說：千萬畫素以上的影像處理能力並且滿足不同使用者的需求。對於這樣高度運算強度以及高度彈性的使用需求，高效率的處理器是必須存在以面對這類問題。 處理能力(Performance)與使用彈性(Flexibility)分別代表影像處理器需求的兩個極端，造成架構設計上的取捨(Trade-off)考量。在論文中，首先分析了在數位相機或手持式攝影機中的影像處理程序(Image Processing Pipeline)以及其操作模式。針對此應用的設計挑戰(Design Challenge)在此歸納。其次，現今存在的各種解法與策略將在此分析，針對其所選擇的處理能力與使用彈性之取捨，分別做出其優缺點之討論。 為達到足夠之使用彈性與處理能力要求，本論文中簡介相關演算法之研究與整理結論。更高強度的影像處理演算法及更高使用彈性之智能操作(Intelligent Operation)演算法造成更高的運算能力需求。在考慮相關演算法之需求後，本論文之設計動機將被提出以滿足其設計挑戰。 用於影像處理及智能操作之可重組化影像處理器(CRISP-II)之架構設計包含三個主要部分：處理器之控制架構、資料存取部分以及資料處理部分。多資料流(Multi-stream)模式之統一標準協定架構，此架構之設計用於各種不同可重組化元件之間的重組能力。這些不同的可重組化元間之間的資料傳輸與操作需要統一的協定，而此多資料流模式更提供了其所需的使用彈性。階層式環狀(Hierarchical Ring)互連網架構用於處理器中的資料存取部分。環狀互連網(Ring-based Interconnection)之分析，說明了其提供足夠的使用彈性。更進一步降低其互連複雜度後，連線造成之硬體成本跟著下降。各種可重組化處理元件(Reconfigurable Stage Processing Element)代表了處理器之資料處理部分。這些可重組化處理元件達成影像處理以及智能操作之處理能力要求。其中，樹狀架構之資料流處理器(Tree-based Stream Processor)在此被提出，其處理能力使得此處理器能夠完成智能操作中必須之自適運算(Adaptive Computation)。 用於影像處理及智能操作之可重組化影像處理器的原型晶片以TSMC 90nm之製程實作，其晶片實作結果包含於本論文中。為處理更複雜之影像處理程序，本處理器將以各方面之比較來展現其處理能力與使用彈性之優點。對於下一世代之影像處理應用的支援與展示會與前幾代的可重組化影像處理器做比較。而其功率消耗效率(Power Efficiency)的表現，將在與近年最先進之影像處理器比較中，強調其對於處理能力與使用彈性之平衡點取捨。此處理器適合用於目標之影像處理程序，其處理能力可完成高度的運算強度需求，而其足夠的使用彈性將能滿足下一代數位相機及手持式攝影機的各類應用需求。

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生物序列比對處理器之平行架構與硬體實現

本文提出生物序列比對計算之平行處理器硬體架構，能夠將目標序列和檢測序列做比對，依照兩者間的相似度輸出排序結果。並對此處理器架構以硬體加速器方式實現，期待可以用來改善近年來因生物序列的數量大幅增加而造成比對時間隨之增加的問題。 所提出的處理器除了使用平行處理架構模式加快速度之外，也因為使用階層式架構設計而達到管線化的效果，處理時間可以更進一步的縮短；在面積方面，雖然使用平行處理，理論上面積會呈現線性的增加，但是因為引進階層式架構，較低階層的電路可以被較高階層的電路共用，所以整體電路的面積並不會隨平行處理器的數量呈現線性遞增。所以在處理時間上一方面可以取得平行處理的優點，同時硬體面積上並不會完全的表現傳統平行處理的缺點。除此之外，本文也針對此處理器提出一個可擴充式架構，可連結多個處理器來處理更長的目標序列長度，對生物序列比對的議題有更完整的硬體解決方法。 使用TSMC90nm的邏輯閘資料庫實現一個比對目標為蛋白質序列的平行架構處理器，可以處理目標序列達1,048,576條、任一個目標序列及檢測序列長度達8,192個胺基酸，此處理器達到操作頻率100MHz及電路面積32mm2。其相似架構亦可應用於核苷酸序列比對。

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一個具虛擬通道共享機制之雙向通道網路晶片架構設計

在網路晶片架構中，緩衝器 (Buffer) 的大小一直是影響電路在效能、面積、功耗表現上的主要對象之一。如何分配緩存資源便成為相關設計上一個重要的議題。為了能更有效利用緩存資源，在該論文中我們提出一個具有虛擬通道 (Virtual-Channel) 共享機制的雙向通道網路晶片架構；此架構允許網路晶片路由器內不同傳輸方向在閒置時將其所屬的虛擬通道資源分享給相鄰的傳輸方向使用，達到緩解負載流量的目的。透過該共享機制可以有效的提高路由器內緩存資源的利用率，改善網路晶片在負載不平衡狀況下的傳輸效能。本文利用一個精準時脈週期的測試環境進行模擬，從模擬結果可看出具有虛擬通道共享機制之雙向通道網路晶片相對於傳統虛擬通道分配機制之雙向通道網路晶片架構在效能與資源利用率上佔有一定的優勢。

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寬頻雙饋入分佈式功率放大器

本論文搭配主被動製程，實現一種包含UWB頻段的寬頻功率放大器，主動晶片部分是以TSMC 0.18μm CMOS製成，搭配兩種被動製程，分別為璟德(Advanced Ceramic X Corp., ACXC)公司的低溫共燒陶瓷(low temperature co-fired ceramics, LTCC) 製程與國家晶片中心(CIC)所提供的積體被動元件(intergrated passive device, IPD)製程，並利用覆晶技術結合主被動製程。 我們採用類似分佈式放大器架構，並利用左右手傳輸線的匹配方式來提昇S21的頻寬，並且拿掉了傳統分佈式放大器的匹配電阻，以期增加電路的附加效率，但去除匹配電阻會增加電路的反射損耗，所以我們利用平衡式放大器的原理，搭配寬頻的正交分相器來增加電路的S11、S22頻寬。整體而言，我們改善了寬頻功率放大器的頻寬、附加效率與線性度。在3.1 GHz到10.6GHz的頻帶內，我們功率附加效益19~24.5%，增益10.8±1dB，輸出功率OP1dB有14.6~16dBm，OIP3達到26.6~27 dBm。

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雲端智慧型效能評估

雲端運算已是一股勢不可擋的趨勢，隨著雲端運算的發展，軟體亦漸漸從本地端移植至網路服務。傳統上，軟體效能僅取決於執行軟體的硬體運算效能，是可被預測的；而網路服務有別於傳統，是被小由數個虛擬主機、大至數百個數據中心所組成的雲端設施所執行，對於服務開發者與使用者來說，共享資源的雲端是個巨大的黑盒子，只能藉由真實發送存取需求來量測效能，且難以預測。在本論文中，我們提出利用支向機進行機器學習的架構作為網路服務效能評估的手段，使用監督式學習演算法的特性來捕捉在雲端環境中的效能不穩定因素以及真實使用者在背景存取服務行為對於網路服務效能的影響；我們亦提出一種特徵選擇方法來降低取樣資料數，並提升評估的準確度。實驗結果顯示，我們所提出的架構確實可以持續地對於雲端環境中的網路服務進行效能預測評估，且達到高準確度。

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晶片網路之新聰明容錯路徑選擇策略

在奈米製程下，晶片內網路(network-on-chip)被發表來解決電晶體數量快速成長與積體電路設計複雜度上升的問題。晶片內網路的效能良好關鍵於有高效率且無鎖死(deadlock-free)的路由。在這篇論文中，我們提出了一個可配合任何自適應性路由演算法(adaptive routing algorithm)的路徑選擇策略並提升效能。 　　聰明容錯路徑(Smart Fault-tolerant Path)的概念是當數據封包經自適應性路由演算法路由回傳多條可以通行的路徑時，盡可能地選擇出一條可容錯的路徑，讓數據封包可以順利往目的地路由，避開錯誤的路由器。除了有容錯能力，實驗結果顯示，無論是在平均延遲和消耗功率，本文提出的如何選擇策略應用到奇偶路由演算法(Odd-Even routing algorithm)優於其他確定性(deterministic)和自適應性路由演算法。

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適用於溫度感知三維晶片內網路之傳輸層協助路由演算法和架構

本文針對熱感知三維晶片內網路設計的效能降低問題做出演算法和架構設計。傳統上為了確保溫度上安全以及避免效能被溫度限制大幅縮減，我們需要及時溫度控制機制。若我們因為及時溫度控制機制，而針對快超過臨界溫度的路由器來啟動壓制以便降溫，卻會造成系統拓撲變成非穩態不規則狀網狀拓撲。為了在非穩態不規則狀網狀拓撲下讓封包能成功地傳送，我們為熱感知三維晶片網路下，提出一個傳輸層協助路由演算法。根據實驗結果，我們提出的演算法能有效地增加效能，以及使交通負擔量更加平衡。我們基於低成本實現技術，提出記憶體降低技術，只需多11.1%得實現成本，可獲得 1.7x 的吞吐量提升。

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基於恰可接受錯誤率之高運算效能可適性多天線接收機設計

本論文提出一全新概念以節省多輸入多輸出(multiple-input multiple-output)偵測器的平均運算成本。偵測器將依據通道估測結果動態即時選擇偵測演算法，以求達到各種標準要求之恰可接收錯誤率(just acceptable error rate)。例如在通道狀況良好時使用簡單如強制歸零的演算法，反之在通道狀況惡劣時則得使用搜尋式的偵測法。 為了實現此概念，本論文大量分析各種多輸入多輸出偵測演算法之校能，並提出距離晶格(delta lattice)的概念來降低預估演算法校能之複雜度，因為此預估必須實際於接收機上執行，複雜度是一重要考量。根據分析結果，本論文提出一通道可調整多輸入多輸出接收機(channel-adaptive MIMO receiver)，配合偵測器切換機制，可達到上述恰可接收錯誤率之要求。此可調整多輸入多輸出接收機運作範圍同等於最複雜的球面解碼偵測器，但平均功率則遠低於前者。 本論文將此概念延伸至遞迴接收機(iterative receiver)。由於遞迴接收機設計遠比非遞迴系統複雜，本論文先設計出每一迴圈都可達到最佳錯誤率的高效能演算法，稱之為混合列舉演算法(hybrid enumeration)；接著降低複雜度為每一迴圈無法達到最佳錯誤率、但最終可達到最佳收斂錯誤率的演算法，稱之為距離晶格偵測器(delta lattice detector)。之後再將恰可接收錯誤率的概念套至遞回接收機，利用球面解碼偵測器配合兩種不同參數，運作時間限制(run-time constraint)、軟性輸出上限(log-likelihood ratio clipping)，動態調整此兩參數以達到恰可接收錯誤率。模擬結果顯示，恰可接收錯誤率可將不需要、過好的錯誤率轉換成高達90%以上的複雜度節省。

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一個在切換頻率中利用電流平均控制來減低暫態漣波的控制方法之直流降壓式轉換器

本論文闡述一個切換頻率中利用電流平均控制來減低暫態漣波控制方法的直流電壓轉換器，並以台積電0.35-μm 2P4M 3.3V/5V Mixed Signal CMOS製程製作。當使用切換頻率技術時，由於電感的電流連續性，使得切換頻率前和切換頻率後所產生的電感電流交流值不同，在輸出電容產生出一暫態漣波電壓，此論文提出一個如何控制電感電流才能使之無此暫態漣波電壓，其方式為利用延長或縮短充電(放電)電流的時間來達到平均電感電流，此時間為切換頻率前後充電(放電)電感電流時間的平均值，實現方式是利用額外電路準確計算此時間後，以脈衝的型式插入原本的脈衝調變訊號。 依據量測的結果，本晶片的切換頻率設定在880k-3.4MHz，暫態漣波在頻域上改進14.1dB，時域上改進88%。跳頻技巧最多可使EMI降低23.55dB，功率效率最高為90%。晶片總面積占2.126mm2，而其它的量測結果也包含在本論文內。

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處理原始定序資料之圖形分割演算法與硬體加速設計

在本篇論文中，我們提出了一個適用於循環陣列定序系統之螢光影像處理的演算法。在循環陣列定序實驗影像中，部分平台輸出影像裡的螢光點位置為隨機分布，且循環陣列定序實驗之螢光點尺寸很小，增加了螢光點的辨識難度。 考慮目前已發表的影像處理方法，均值移動演算法具有無母數特性，不需事先輸入亮點數量或亮點位置等參數，較適合上述的循環陣列定序實驗影像問題。然而，均值移動演算法中，同等地將灰階值與空間資訊視為向量維度，使像素值與像素位置兩資訊之間的相對比重不明確，而且運算相當消耗資源。 因此，我們根據均值移動演算法的概念，提出步階移動演算法。不同於均值移動算出實際均值，步階移動藉由觀察像素與其各個方向相鄰像素的相關度，決定該像素點移動方向，再循著方向得到該點的模點位置，達到保留邊緣的平滑與去雜訊的效果，使之適用於循環陣列定序實驗的亮點辨認。 為加速此影像處理，我們將此演算法實現在管線架構的硬體上。以TSMC90製程實現，晶片尺寸為312823um2，核心尺寸為159378um2，運作頻率設計為100MHz。