• 學位論文

適用於行動繪圖之可重組執行緒濾除器設計

因3D繪圖處理器(GPU)提供了強大的運算能力，在目前市售的電腦甚至是手持裝置上有愈來愈多它的蹤跡。大部分的繪圖處理器屬於多核心架構，相當適合用來處理平行運算。因而如此，除了傳統的繪圖功能外，有許多適合平行運算的其他演算法也相繼實現在繪圖處理器上。 然而在手持裝置上因功率成本的考量下，繪圖器所能提供的運算資源仍然相當有限，因此應該藉由某些技術來減少手持裝置上應用的運算量。其中有些概念其實已經普遍實現在目前的繪圖處理器上，像是在場景中會有許多被擋住的物件，這些物件並不會顯示在最後的螢幕上，因此可以在繪圖的流程中移除這些物件的運算以節省資源。除此之外，我們也觀察到，在某些多媒體應用下只有部分畫素(pixel)的運算結果被視為重要，我們稱之為ROI應用，而那些位於非重要區域內的運算也應該可以被提早移除。因此基於以上的概念，在這篇論文中我們提出了一個可重組執行緒濾除器，將之整合在繪圖的內插流程(rasterization)中，用來減少手持裝置上繪圖處理器多餘的運算。 可重組執行緒濾除器可支援兩種運算模式，且這兩種模式分別都在方塊(tile)以及畫素這兩層執行條件測試。第一種，在3D繪圖的模式下，條件測試會移除被擋住的物件以及標示出可見的物件。我們的實驗結果顯示，有14%的執行緒可以被移除，有15%的執行緒會被標示為可見並可減少頻寬，且相比於沒有濾除器時可加速1.1倍。第二種，在ROI應用的模式下，條件測試會移除非重要區域內的執行緒運算。實驗結果顯示，在Viola-Jones人臉偵測的演算法下，相較於之前做法最多可以有25倍的加速，而在Gabor 應用下，可以有6倍的加速。 最後，我們使用TSMC 65奈米製程來驗證我們的硬體設計，而我們所提的可重組執行緒濾除器所帶來的面積成本少於5%。此外，我們也完成了此繪圖系統在FPGA平台上的驗證，約佔用了FPGA上40K 個運算單元 (slice)。

• 學位論文

24-GHz分數型頻率合成器及微波防撞雷達模組

在本論文中以台積電65奈米製程實現了一個操作在24-GHz完全整合的分數型頻率合成器。本頻率合成器達到在1 MHz偏移頻率下 -88.47 dBc/Hz 的相位雜訊，-49 dBc的參考突波，及 -50dBc的分數突波，在1.4伏特的供應電壓下消耗84毫瓦之功率。使用三角積分分數型頻率合成器作為連續波頻率調變產生器，本頻率合成器線性地調變載波頻率達220MHz。進一步與收發機前端及以快速傅利葉轉換為基礎的基頻處理器整合，在1.4伏特的供應電壓下消耗392毫瓦之功率，本原型最遠可以偵測到100公尺外的中型轎車。

• 學位論文

三圖樣微影技術下之佈局分割方法

對小於22 奈米的製程節點，雙圖樣微影技術(double patterning lithography)是目前用來增進可印刷性最受推崇的方法。然而，對於小於15 奈米的製程節點，有許多來自業界的文獻指出部分較複雜且密集的層，如閘層、接觸層和第一金屬層，將必須使用到三圖樣微影技術(triple patterning lithography)。不幸地，直至目前，專注在三圖樣微影技術之佈局分割的研究還相當少。最近才有學者對三圖影微影技術提出第一個系統性的方法。然而，我們觀察到，在三圖樣微影技術下，該演算法可能會遺漏相當多可能的縫合(stitch)位置，因此造成部分其實是可透過縫合解決的衝突(conflict)。在本論文中，我們先指出佈局分割在雙圖樣微影技術下和在三圖樣微影技術下主要的兩個不同之處。根據此兩個不同之處，我們提出一個包含四種削減技術的圖切割的方法，此方法可削減問題規模而不影響解的品質。接著，我們提出一個在分配光罩(mask)時考慮逢合的方法，此方法將會在分配光罩時讓衝突趨向產生在容易插入縫合的地方。由實驗結果可看出我們的圖切割的方法可有效的減少約93%的問題規模，且我們提出的光罩分配方法可減少約38%的衝突。

• 學位論文

電阻式記憶體串、並聯之量測與浮動端之影響與多晶矽薄膜電晶體及非晶相銦鎵鋅氧化物薄膜電晶體之低頻雜訊分析

在本論文中，第一部分為電阻式記憶體 (RRAM)的物理機制模型。RRAM是一種非揮發性記憶體，被視為最可能取代目前傳統快閃(flash)記憶體的候選者之一。RRAM的操作模式為利用外加電壓，可將其在低電阻態(LRS)與高電阻態之(HRS)間轉換，由此記錄邏輯之0或1。其優點在於具有低功率消耗與低操作電壓(寫入電壓 < 3V,讀取電壓~0.1V)、結構簡單(在過鍍金屬氧化物上下各夾金屬電極)、可多階操作 (可大幅提升記憶體密度)、讀取與寫入速度非常快 (< 10 ns)、耐用度高 (> 10 年)等優勢。元件的製備由工研院(ITRI)提供，量測一部分為工研院所提供，一部分則在台灣大學量測。我們對RRAM做了許多不同的實驗，例如改變電流限流(current compliance), 最大負電壓VSTOP,以及分析RRAM 元件之串、並聯之操作。我們發現串聯SET時會發生所謂的浮動端影響，進而提出物理模型來解釋，並提出方法來避免此現象之發生。 第二部份為薄膜電晶體低頻雜訊的理論分析。元件的製備為友達光電(AUO)所提供，並在國家奈米中心(NDL)進行低頻雜訊量測。一開始先分析McWhorter Model之物理，並與其他在文獻上其他兩組模型做比較。接下來從量測結果進一步探討物理機制並加以解釋。 第三部分為IGZO材料之低頻雜訊量測，元件的製備為奇美光電(CMO)所提供，並在國家奈米中心(NDL)進行低頻雜訊量測。因這部分目前比較少人再研究，希望透過低頻雜訊的量測了解其物理特性。

• 學位論文

氧化物薄膜電晶體之材料與元件研究

I 摘要 透明金屬氧化物半導體是由具有(n-1)d 10 ns 0 (n≧4)電子組態的重金屬陽離子 和氧結合而成。金屬氧化物半導體的傳導帶是取決於金屬的 s 軌域重疊，而 s 軌 域為球形對稱，因此不管在結晶態或非晶態都可以有良好的重疊及高載子遷移率。 金屬氧化物由於不需維持在結晶態，所以適合於低溫下沉積。且金屬氧化物常具 有高能隙，因此在可見光下是透明的。憑藉這些優點，以金屬氧化物半導體為材 料所製作的薄膜電晶體，有可能取代非晶矽成為下一代顯示技術的主流材料。 本論文主要探討兩種常見的金屬氧化物半導體，氧化銦鎵鋅及氧化鋅錫，研 究其薄膜特性並製作各種結構之薄膜電晶體。首先藉由控制不同氫含量的氮化矽 覆蓋在氧化銦鎵鋅上，可改變其下半導體層的導電率，並透過這個原理，在薄膜 電晶體的通道及汲極/源極上覆蓋不同氫含量的氮化矽，可成功地製作出自我對準 式上閘極氧化銦鎵鋅薄膜電晶體。 此外為了降低對貴金屬銦的需求，開發不含銦的金屬氧化物半導體氧化鋅錫 製程以求降低製作成本，是未來金屬氧化物半導體的一個有潛力的研究方向。我 們可利用完整的微影蝕刻製程，製作出下閘極共平面氧化鋅錫薄膜電晶體，並且 可藉由調整氧化鋅錫的沉積條件，來達到最佳化的元件特性。我們更進一步製作 了利用濕蝕刻製程的背面通道蝕刻結構製作的氧化鋅錫薄膜電晶體。濕蝕刻製程 的背面通道蝕刻結構是現階段顯示工業所偏好的元件結構，但受限於適當的蝕刻 液及蝕刻後續的修補處理，金屬氧化物薄膜電晶體在目前較難以濕蝕刻方式製作此種元件結構。我們開發出利用酸液蝕刻，以及電漿進行蝕刻後續處理，可成功 地製作出鉬/鋁電極的背面通道蝕刻結構之氧化鋅錫薄膜電晶體。本論文之研究， 對未來相關的金屬氧化物薄膜電晶體技術相信有所幫助。

• 學位論文

可接地基板於電子束微影之應用

在電子束微影系統中，如果阻劑的導電度不佳時，容易引發多餘電子堆積的現象。本實驗在塗佈阻劑前先將金屬沉積於基板上或深入基板內，並將金屬接地，以形成接地層、接地釘以及接地牆等結構，透過接地層、接地釘以及接地牆的導電性可讓累積在基板中的電子排出。此外，金屬存在的另一項功用在於金屬與電子束之間所存在的影像力(Image force)。影像力為影像電荷所衍生之電場，由於電場線與接面垂直，可幫助電子於穿透阻劑時以垂直於表面的方向入射，之後再透過金屬將多餘電子接地，降低電子束鄰近效應之發生。而降低電子束鄰近效應將會使實驗上微影出來的圖案與所定義圖案真確性較為接近，以增加電子束微影系統的效能。 本篇論文中將探討可接地基板於低電壓電子束微影之應用，而電子束的加速電壓設定為5kV。本文所定義的可接地基板是將金屬沉積於基板上或深入基板內，且將金屬接地，所形成的接地層、接地釘以及接地牆等結構。本文中的可接地基板中依照金屬的位置分為三種，第一種是在基板上方沉積整片金屬層，第二種是在基板上方曝光區域的周圍沉積金屬層，以上兩種都是屬於接地層的結構，而第三種是除了在基板上方曝光區域的周圍沉積金屬層以外，金屬並深入基板內形成樁(piles)以製成接地釘的結構，或者金屬深入基板內形成溝(trench)以製成接地牆的結構。除此之外，本實驗中的可接地基板依照基板的材料又分為兩種，分別為矽與二氧化矽，其分別具有不同的金屬沉積位置與厚度，總共分為多種樣品。我們將不同阻劑實作在這些樣品上，並將電子束微影後的實驗結果以掃描式電子顯微鏡觀察。最後，透過分析實驗結果中的直線的雙邊邊緣的粗糙度，討論可接地基板對實驗結果的影響。 我們從實驗結果得到的結論是可接地基板在加速電壓為5kV的低能量電子束微影中的確可以改善圖案的品質。在三種不同阻劑於可接地矽基板上所表現的微影結果中，直線品質最差的樣品，即矽基板上未鍍鈦的樣品，它的LWR除以線寬的值是直線品質最佳的樣品，即矽基板上方沉積厚度40nm的鈦的樣品的2.5倍左右。而在zep520A於可接地二氧化矽上所表現的微影結果中，直線品質最差的樣品，即二氧化矽上未鍍鈦的樣品，它的LWR除以線寬的值是直線品質最佳的樣品的2倍左右。除此之外，在不同的基板材料上利用低電壓電子束微影技術製作圖案，也會得到不同的微影結果。從實驗結果可發現，分別在未鍍任何金屬的矽基板與二氧化矽上製作圖案，在二氧化矽上所得到的微影結果較差，但是若利用鈦在二氧化矽上製作結構，則可改善在二氧化矽上製作樣品時所表現出來的微影結果，且其微影結果甚至能夠比在矽基板上未鍍鈦的樣品所表現出來的微影結果更好。

• 學位論文

碳化矽蕭基二極體與矽絕緣閘雙極性電晶體之模擬與設計

電晶體的微縮已經被用來改善金屬氧化層半導體場效電晶體的性能至少二十年，由於元件微縮已經達到其物理極限，莫爾定律也已經不再適用，如何開發利用其他領域的應用是我們能繼續發展的方向之一。由於全球暖化及綠色能源意識抬頭的影響，電子電力元件漸漸受到各國政府重視，除了在電路上改進之外，元件的特性也是可以改進的方向。 本論文第一部分為4H-碳化矽蕭基二極體的研究。由於傳統蕭基二極體操作在反向偏壓時，有著漏電流過大的缺點，而導致其崩潰電壓過低。我們設計了溝渠(mesa)與接面終結延伸(Junction Termination Extension,JTE)的邊緣終結結構。其優點為可降低崩潰電壓對於JTE濃度參雜的依賴性。第二部份為絕緣閘極雙極性電晶體元件近年來所使用的技術，此部分將介紹不同的技術以及目前最新技術為Trench LPT CSTBT。

• 學位論文

應用於3GHz以下無線諧波抑制接收機之互補式金氧半場效電晶體電路與系統架構設計

本論文主要著重在研究與分析諧波抑制之原理應用在寬頻感知無線電系統接收機。傳統分析諧波抑制之方式是使用向量分析的方式，進而討論在抑制第三諧波與第五諧波電路設計上面的技巧。由於諧波抑制之原理與數位電路中的有限脈衝響應濾波器原理近似，且有相同之處，因此，在本論文中先由數位有限脈衝響應濾波器抑制諧波原理推導出數學模型，進而利用數位類比之數學模型將原有離散時間模型公式轉換成連續時間模型公式；利用轉換出之公式可以推導出相對應之電路系統架構，也因此可以更為清楚瞭且證明諧波抑制的原理。除此外，可以更為清楚瞭解諧波抑制之優缺點，以便在電路設計時能更嚴謹地設計出出色之具有諧波抑制之接收機。 本論文提出精確之數學推導方式證明傳統以向量解釋之諧波抑制系統，也因此，更能精準預測在電路上之不匹配所造成在諧波抑制上的影響；除此外，也提出一個具有雜訊抑制架構之射頻前端低雜訊放大器，使得所設計之感知無線電系統接收機在功耗、效能都能比以往的接收機來得好。以此數學模型設計出之感知無線電系統接收機能操作在0.1-1.2GHz頻段，並具有4dB雜訊係數，並將射頻前端低雜訊放大器、混波器、頻率合成器與諧波抑制濾波器全部整合在同一晶片當中。 論文之創新性：1. 本論文提出以數學模型之方式分析諧波抑制電路；2. 利用數學模型轉換出精確之相對應電路；3. 提出具有雜訊抑制之射頻前端低雜訊放大器設計

• 學位論文

低溫下高成分錫之鍺錫成長研究

我們的實驗研究內容為利用分子束磊晶技術，成長厚度超過臨界厚度之鍺錫薄 膜。一系列鍺錫薄膜樣品是於接近錫熔點之低溫條件下，成長於鍺緩衝層之上， 內含最高可達百分之十四之相異的錫成份。特別的是，一層低溫鍺緩衝層被成長 於鍺錫薄膜與鍺基板之間，用以捕捉晶格缺陷。數個量測分析展現了在穿透式電 子顯微鏡橫截面影像裡，鍺錫薄膜幾無缺陷，而且在錫成份低於百分之九點三的 樣品裡錫非常均勻地分布在鍺錫薄膜當中。我們所成長的鍺錫合金內含之錫成分， 超過了理論預測裡鍺可由非直接能隙轉變為直接能隙的錫成分。因此，此份研究 目的為提供一個可成長出直接能隙鍺錫薄膜的方法，亦可被應用於光電元件技術 之中。

• 學位論文

三維積體電路熱分析及TSV 安置最佳化

由於功率和封裝技術的密度不斷的提高，散熱議題和現代VLSI設計上的穩定度和效能都非常的息息相關。因此，要如何有效的分析溫度在晶片上面的分佈及找到溫度最高的熱點，變得非常的重要。 在這篇論文中，我們利用有限差分的方法來分析熱傳導方程式進而算出熱在晶片上的分佈。此外我們讓程式去自動找出最精確的解析度。使用者不需要耗費大量時間在尋求能讓溫度解精確的所需格點數。在得到了晶片的溫度分佈之後，我們提出了一個有效放置散熱via的方法。藉由我們所提出的方法，溫度在晶片熱點處可下降百分之十五左右。 在第一章中，我們介紹最基本的熱傳導概念及公式。第二章則介紹怎麼利用第一章所講的來分析晶片上的溫度，以及簡單介紹3-D IC的架構。第三章介紹解析度自動化及散熱via放置的演算法。第四章為我們程式模擬跑出來的一些結果。第五章為總結。