臺灣大學電子工程學研究所學位論文
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在視訊通訊、資訊家電、與電腦視覺等領域，影像序列處理已然擔任一個重要的角色。影像序列處理的主要目的乃是結合數種不同性質的演算法，形成一個超級過濾器的效用，將有意義的資訊從影像中擷取出來。由於需要處理龐大的視訊影像資料，許多大型積體電路的架構被提出，用以實現即時的影像處理，其中，平行化處理是達成即時性之最主要的設計技巧之一，也就是在架構上探討，如何將演算法切割成許多子程序，而每個子程序可以用獨立的模組來實現，最後再將資料彙集成結果。在這個過程中，如何將資料即時地傳遞給各個模組且維持彼此之間的關聯性，往往成為系統的瓶頸。在本篇論文中，我們討論如何以塊狀為單位來實踐影像處理演算法，並且分析其中獲得好的效益與新帶來的問題。繼而，我們提出金字塔架構來提供高度的平行度給塊狀影像處理演算法，並且應用我們提出的架構於兩種不同的系統。 針對互補式金屬氧化物半導體影像感測器，影像處理序列是產生高畫質的主要關鍵。為了在每個周期提供各個濾波器整個濾波視窗的像素，在積體電路上需要整合所需的畫面線性緩衝記憶體，其通常占據最主要的晶片面積與功率消耗，而隨著要處理的影像解析度提高或濾波器範圍增加，面積與功率也會相對地增加。我們提出金字塔架構來設計一個應用介於影像感測器與影像視訊壓縮器的影像處理序列。首先，將影像切割成許多階層式的塊狀小單位，接著，我們提出兩種運算方法，中間結果重複利用法與垂直蛇狀掃描法，來減輕因為塊狀運算而伴隨的多餘運算。利用此金字塔結構與影像視訊區塊編碼器，我們提出的架構具有延展的能力來適應不同的影像解析度與濾波器尺寸。針對每秒30張之3840×2160四倍全高清視訊，一個支援7×5濾波尺寸的90nm互補式金屬氧化物半導體晶片被設計來顯示功率及面積的效率。 與畫面線性緩衝架構相比較，提出的設計減少25%的功率消耗，從145mW降至108mW；減少65%的硬體面積，從888K降至309K邏輯閘；針對YUV4:2:0視訊格式，外部記憶體頻寬從5972Mbits/s增加至8286Mbits/s；針對YUV4:2:2格式視訊格式，外部記憶體頻寬從7963Mbits/s增加至8286Mbits/s；針對YUV4:4:4視訊格式，外部記憶體頻寬減少30%，從11944Mbits/s減少至8286 Mbits/s。 針對使用尺度不變特徵轉換之電腦視訊應用，足夠的濾波尺寸是建立高斯金字塔的關鍵條件，用以萃取出尺度無關的特徵點。過去的文獻中，為了達到高品質的結果，現有的尺度不變特徵轉換使用高效能的通用處理器來實踐，但卻低於即時性的需求；而在資源受限的嵌入式應用中，演算法首先被化簡成3×3或7×7的濾波大小，低的解析度與弱的特徵擷取能力被實現於積體電路或現場可編程邏輯閘陣列平台。我們檢視演算法，區分為低階處理與高階處理，進而延伸單金字塔架構至多金字塔架構來實踐3階、15×11濾波尺寸之低階處理序列。提出的設計使用90nm 互補式金屬氧化物半導體製程，整合791K邏輯閘與204K靜態隨機存取記憶體位元。合成的結果顯示此設計可以工作於270MHz，來達到每秒204張1280×960階。與使用單核心通用處理器之軟體實現比較，可以改善48.5倍的效能，而具有4.3%的重現誤差；與畫面線性緩衝架構相比較，此設計減少89.23%的靜態隨機存取記憶體位元，從894K減少至204K位元。與過去的嵌入式硬體設計做比較，此設計的演算法重現率提高34.8%，面積效率提高7.3倍。提出之架構需要額外的外部記憶體頻寬，可以針對系統的限制來取捨內部靜態隨機存取記憶體位元數量與外部記憶體頻寬需求。在此設計實現採用16×32塊尺寸，針對640×480視訊，需要的頻寬是每秒312M位元組；當設計中的記憶體數量增加至1597K位元時，可減少至每秒66M位元組。
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本篇論文實現了一個利用動態時間窗來控制相位資訊的全數位鎖相迴路，實作上提出雙模式雙路徑的操作來達成快速鎖定與低時脈抖動的特性。補償相位的路徑利用動態改變除數的方式，而頻率的修正則由前饋路徑直接調變數位振盪器。除此之外，雙模式的設定使得迴路在鎖定後能切換至窄頻寬且妥善設計其阻尼係數。由於在鎖定過程中，鎖相迴路維持在一個較小的相位誤差，因此鎖定時間可有效地縮短；可程式化的數位濾波器設計也使得鎖定後的效能能夠獲得控制。在電路層面上，使用不對稱延遲單元減少在時序數位轉換器的功耗與面積，後端具有錯誤校正的編碼器可用來減輕時序放大電路的規格要求；數位振盪器的部分，則是選擇具有較細解析度與較佳相位雜訊之電感電容架構。因此，提出之系統架構可實現一低時脈抖動與快速鎖定的全數位鎖相迴路。 使用台積電0.18微米製程設計一應用於2.4 GHz頻帶之全數位頻率合成器。在5-25 MHz的跳頻距離下，鎖定時間皆小於5 us；中心頻率為2.49 GHz時，量測到的時脈抖動為1.93 ps，相位雜訊於100 kHz與1 MHz頻率偏移下分別為-79.6 dBc/Hz和-112.7 dBc/Hz，參考頻率突波於5 MHz頻率偏移下低於-50 dBc。整個鎖相迴路操作在1.8 V共花費10.35 mA電流，晶片面積為1.8 mm2。
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半導體科技的進步日新月異，摩爾定律(Moore’s Law)訂定出微型處理器(Micro-processor)的效能每18 個月會增長一倍。然而相對於微型處理器的成長，記憶體的速度平均每年只有增加7%。因此微型處理器與記憶體之間的速度差異 形成巨大的鴻溝。快取記憶體(Cache Memory)是用來作為處理器與晶片外的動態隨機存取記憶體(DRAM)的緩衝裝置，它是一塊非常小，具備高速讀寫功能的記憶體。快取記憶體將經常用到的資料儲存在快取內部以減少處理器與DRAM 讀寫之間的記憶體延遲。然而，快取的讀寫機制卻不適合處理一些具備串流處理(Stream Processing)的演算法，例如著名的積分圖形(Integral Image)以及積分直方圖(Integral Histogram)。透過積分圖形及積分直方圖，我們可以輕易取得任意形狀大小的面積總合或是統計直方圖以加速運算。然而這些演算法通常都具有串流處理的特性，分析結果顯示快取記憶體的擊中率(Cache hit rate)在此類型的資料流中容易遇上瓶頸。無法使效能更加進升一步。 在這篇論文當中，我們提出一種可重組(Reconfigurable)的快取記憶體機制同時 支援一般資料抓取或是專門負責積分圖形或積分直方圖的串流處理，稱作RBSP-記憶體。它具備兩種不同的運作模式：快取記憶體模式以及RBSP 模式。當RBSP-記憶體處於快取記憶體模式時，它的運作方式如同一個集合關聯式的快取記憶體。而當處於RBSP 模式時，則是專門用來處理積分圖形以及積分直方圖的應用。它會先將演算法中接下來會用到的積分圖形或積分直方圖資料從DRAM 取回儲存至RBSP-記憶體中。之後處理器直接跟RBSP-記憶體溝通進行存取，以減少不必要的記憶體延遲。我們將這樣的一塊記憶體實現至兩種積分圖形以及積分直方圖的演算法應用中。一是加速強健特徵點(Speed Up Robust Feature, SURF)，另一是中央-周圍直方圖差(Center-surround histogram)。其中我們討論到RBSP-記憶體讀取時對於圖形中每一列的重覆使用情形。此外，為了將演算法中每一次之後都會使用到的列元素存取至記憶體中，我們提出了一種映射演算法來幫助記憶體的存取，我們分別使用硬體及軟體來實現該演算法並討論其效能及對於晶片面積的大小影響。最後討論到的是藉由將讀取的區塊作切割(Memory Dividing Technique, MDT)，以減少記憶體中所需儲存的單元長度(Word length)。 我們將硬體實現於電子系統層級設計(Electronic System Level)的模擬軟體中。在輸入影像為VGA 640x480 的大小下， RBSP-記憶體在加速強健特徵點的表現比同樣大小的傳統快取記憶體好上38.31%；而在中央-周圍直方圖差當中則快上48.29%。最後我們使用Synopsys Design Compiler 進行合成，使用TSMC 180 奈米製程，所得到的閘數為514.6K，其中RBSP 模式中，分別使用硬體或軟體執行映射演算法所需要的控制電路只佔全部的7.61%或5.28%。
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從消息理論已知當傳送端獲得部分通道資訊，可利用預前編碼（Precoding）技術讓整體系統效能得到大幅提升，其好處包括可以有效對抗通道不良效應、降低接收端複雜度、提升系統吞吐量以及有效率分配多個使用者的通信資源…等，因此，預前編碼技術在很多前瞻通訊系統中扮演相當重要的角色，如現今的IEEE 802.3an、802.11n、802.16e/m以及3GPP-LTE都已經採用此類的設計，並將之納入其標準之中。針對不同的通訊系統，由於通道環境的不同，其預前編碼技術的需求也有所不同，因此本論文針對目前前瞻的有線及無線通訊系統，各自發展出所需要的預前編碼演算法及硬體架構設計。以下針對三種通訊環境作探討： 第一種是有線通訊環境，以10GBASE-T（IEEE 802.3an）乙太網路為主，所採用的預前編碼技術為湯林森-何洛緒瑪預前編碼（Tomlinson-Harashima Precoding），由於10GBASE-T所要求的百萬位元傳輸量，因此我們需要設計出高速的湯林森-何洛緒瑪預前編碼器，然而預前編碼器包含了非線性的迴饋電路，因此限制了它們在高速應用上的發展。所以本論文第一部分提出一個高速化方法，並且發展出泛用性的預前編碼器架構，在給定一個已知的設計規格下，所提出的方法可以在硬體複雜度和輸出的動態範圍之間做一個取捨，從而找出一個符合設計標準的近似最佳解。因此，此方法提供了更高的自由度，可在高速的預前編碼器作設計上的取捨。 第二種是室內無線通訊環境，以IEEE 802.11n為主，所採用的預前編碼技術為奇異值分解（Singular Value Decomposition），在接收端做完通道估測後，對所得到的通道矩陣進行奇異值分解，將一部分的分解結果回饋至傳送端，使傳送端可以使用最佳的預前編碼器來傳送資料，而另一部分的分解結果直接用於接收端做為解碼器，主要挑戰在於傳統的奇異值分解方法在運算複雜度及運算速度上都有很大的限制，因此本論文第二部分提出一套完整的可適性奇異值分解演算法及硬體架構設計，其所具備主要特色包含快速分解、有效提升硬體利用率、以及支援所有11n定義的傳收天線配對情形。 第三種是室外無線通訊環境，以802.16e/m及3GPP-LTE為主，所採用的預前編碼技術為碼簿搜尋（codebook searching），在行動通訊系統中，通道會快速變化，若是太慢回饋通道資訊，此資訊便不適用於當時的通道環境，而碼簿機制雖然可以節省回饋的資訊量，但是我們需要搜尋碼簿裡最佳的預前編碼器作為回饋的指標，此動作會大大的增加接收端的運算複雜度，因此本論文第三部分提出一系統化方法，可以在不失系統效能的情況下，有效減少碼簿搜尋範圍，並且大幅降低接收端的運算複雜度。 因此在本論文中，針對三種不同的通訊環境，我們提出相對應的高效能預前編碼技術，包含高速湯林森-何洛緒瑪預前編碼器、可重組態奇異值分解引擎、以及低複雜度碼簿搜尋機制，並且期望所提出的預前編碼技術也能夠應用在未來前瞻通訊系統之中。
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隨著無線區域網路應用的普及，使用者對於頻寬的需求越來越高，現存無線區域網路(WLAN)規格所能提供的傳輸速率漸漸不敷使用，而IEEE 802.11n的主要目的是制定一個新的WLAN標準以提供更高的傳輸速率，以便滿足現在及未來的頻寬需求。而此標準和其它WLAN規格最大的不同即是採用正交分頻多工(OFDM)技術以及多輸入多輸出(MIMO)技術的結合，使得傳輸速率能夠大幅的提升。 在OFDM系統裡，當通道長度大於循環字首(CP)，為了減少ISI的雜訊影響，通常會在接受端加上時域通道等化器(TEQ)來縮短等效通道長度。但是傳統的TEQ演算法可能會造成頻譜缺陷的現象，使得系統效能被降低。 在這篇論文中，我們提出一個可以有效降低頻譜缺陷現象的TEQ演算法，除此之外，我們還利用共同考量技術將此演算法延伸到MIMO的環境。而從模擬結果來看，我們提出的演算法比起傳統的演算法，在MIMO-OFDM系統裡可以得到更好的系統效能。 另外，我們利用延遲因子估算、矩陣特性和Gauss-Seidel疊代演算法來降低在TEQ演算法裡存在的高運算複雜度的問題。而此TEQ硬體架構可以提供不管是SISO還是MIMO環境下去運作。除了硬體複雜度被降低外，所有接收天線可以共用一個TEQ硬體，而此TEQ硬體在折疊技術的運用下，只包含了二十個複數乘法器。最後這個硬體在VLSI的技術下實現，在UMC90 40MHz的時間操作下，面積為1.91mm2，可以提供1x1到 4x4等16種不同的MIMO天線數環境中去運作。
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組合最佳化問題是機器學習的非常重要課題，眾多自然科學、工程以及生物資訊領域的問題都可轉換成為組合最佳化的問題；相關維度趨高的實務難題，顯示慣用的暴力搜尋法通常不具實際效用。本篇論文設計實作遺傳演算法的程式架構GAPF，期望達成具有大量組合元素與不固定選取數量相關組合最佳化問題的演算解題。本法GAPF已經應用於生物資訊相關藥物組合設計與特徵篩選的問題類型，並初步成功獲得良好成果；對於生物晶片資料分析問題類型，GAPF迅速挑選可能關鍵基因(influential genes)，達成階層式分群(hierarchical clustering)的接近最佳解；對於藥物組合限定設計問題類型，設計同時考慮多種藥物相關多重基因途徑(genetic pathway)的正作用與副作用的適應函數(fitness function)，並利用GAPF得到限定數量的藥物下效果最佳之藥物組合。
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在高階設計中，變數通常以多值符號的形式展現。多值邏輯於位元等級的實作被稱做編碼，選擇適當編碼是困難而具有挑戰性的問題。先前研究文獻顯示出預見所選編碼在經由強力邏輯最佳化後的效果是非常困難地。 就我們目前所知，選擇具有特殊函式性質的編碼，除了最小化面積以外，是從未被研究過的課題。由於對稱性是最被廣泛研究應用的函式性質，我們希望能把這項性質穿引入編碼來實作多值函式。對稱布林函式在多種領域有其豐富應用。在密碼學中，對稱布林函式擁有特殊密碼參數。而在實體設計中，對稱布林函式更容易被最佳化。這些也被應用於在基於二元決策圖的合成的錯誤可測性之中。 此論文中我們定義與研究所謂地對稱性編碼問題，這是一個試圖在實現多值函式時同時最大化編碼完函式的對稱數目的問題。我們提出一套系統化的方法將對稱性編碼問題透過虛擬布林規劃建立數學模型。透過已有的規劃最佳化軟體如IBM ILOG CPLEX Optimizer(TM)，我們可以運算且產出對稱性編碼問題的解。除了 全對稱函式外，這套方法也可以用於部分對稱函式上。 實驗結果顯示經由虛擬布林規劃求解，對稱性編碼與樸直編碼(直接以其二進位表示法編碼)相比所產生的編碼後函式，確實在大部分所測電路中擁有更多的對稱數量。對少於六個輸入，至多六十四多值的小型電路而言這套方法有著良好結果。但可擴展性不佳是個關鍵弱點。另外這套方法不適用於多輸出變數的電路。我們希望後續研究能克服這些弱點。
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硬體高階合成上，電路數據通路常來表示於多項式定點算術上。有趣的是硬體的資源是有限的，因此電路最佳化是必要的。數據溢出的問題可以使用不同的方式處理，例如，它們使用例外的處理，同餘 (模正整數)等。同餘在於不同的模數利用了不同的代數結構。當我們的模數為2^n，這樣的同餘運算可被視為一個ring。另一方面，若我們的模數為質數時，則這樣的運算可被視為一個field。當前者得到很多的關注和進展時，後者相對沒得到深入的探討。在本論文是有關後者代數結構的數據通路最佳化，並比較兩種不同的代數結構可能的設計空間探索。下列為本論文所完成的結果: (1)利用團結多項式設計了一個針對單值輸出多項式的簡單化演算。 (2)多值輸出最佳化演算法基於萃取共同表示式。 (3)我們設計了一個降低乘法次數的括號法，使得算術電路所使用的乘法器個數能夠降低。 實驗結果顯示，我們合成過後的面積與Horner Form比平均降低了34.2%，同樣的跟[1]的方法做比較我們的面積平均也小了29.8%。
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在今日高效能且低功率的晶片趨勢下，電路最佳化軟體成了重要的課題。而其中，最佳化軟體不只要探討電路中時間的延遲、功率的消耗和面積的大小。 在本篇研究中，我們的目的是要使電路設計者能縮減掉許多檢測時間延遲的時間。過去，電路設計者往往使用文字介面的檢測軟體，雖然這些商用最佳化軟體在經過強大且精密的計算後，能給設計者一個很理想的答案。但設計者在看到僅有文字的時間報告結果後，往往要花許多時間去更改電路的形式。所以我們希望電路設計者能在檢驗時能觀察到電路的樣子，如此一來，設計者不僅能輕鬆更改時間關鍵路線上的邏輯閘，甚至可以簡單觀察並更改關鍵邏輯閘附近的邏輯閘。而其中，我們為了做電路圖形介面，我們也設計了如何使線路交叉數減至最少的演算法，使設計者可以更清楚的觀察電路的樣子。 而在使用設計者人為調整的方法我們稱為工程變更命令，此方法主要是使設計者不需要等待一而再再而三的最佳化合成，因為如此往往所得到的結果會收斂到一個狀態，但仍然不是設計者希望的。所以在經過設計者本人使用圖形介面調整的情況下，必可以得到設計者需要的電路結果，更重要的，也可以節省很多的時間。
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在醫院中，藉由即時監控病人的生命徵象，如血壓、心跳數和十二導程心電圖等，醫護人員能夠在異常狀況發生時，即時做出反應，而對於生命徵象數據的量測器材，病人有兩種選擇：傳統的量測器材透過實體訊號線將量測到之生命徵象數據傳回護理站作即時監控，但因體積和實體訊號線的關係，限制了病人的行動範圍，而可攜式量測器材雖然體積較為輕便，可讓病人隨身攜帶，自由行動，但此類產品通常不具備無線傳輸的功能而無法即時將量測到之生命徵象數據傳回護理站。 針對此一現況，本論文提出一無線通訊系統架構以及對應之基頻收發機架構來即時傳輸可攜式量測器材所量測到之生命徵象數據，以兼顧病人對自由行動以及對生命徵象數據之即時監控的需求。此系統的設計理念為在合理的封包傳送延遲時間下，盡量提高傳送能量利用效率，以達到即時監控生命徵象數據之目的並增加通訊設備在網路中的可運行時間。因此，本系統採用無線網狀網路類型之網路拓樸型態，網路中的使用者節點以多重跳躍的方式來傳送資料，藉此降低傳送功率在傳送過程中的路徑損失，同時使用聯合波束成型技術來提高傳送能量之利用效率。此外，針對生命徵象資料產生速度緩慢但卻穩定的特性，本系統在實體層採用OFDMA技術，並搭配一些系統機制來降低生命徵象數據之傳輸延遲時間。而基頻收發機各模組則實現了系統所需之功能和機制，最後，本論文將所提出之無線通訊系統和基頻收發機應用於兩種不同的網路節點分佈型態，以觀察提出之系統和收發機架構之整體表現。