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增進語音增強於未知噪聲泛用性-運用整合性多屬性回歸模型

語音增強演算法是應用於除去影響語音訊號成份(通常是伴隨語音收錄到的雜訊)的一種語音技術。近年來，由於深度學習演算法的蓬勃發展，語音增強演算法的除噪能力也大幅的進步。但是，在進步之餘，基於深度學習的語音增強演算法仍然有兩個技術難點需要克服。這些問題常發生於將此演算法應用於現實世界的噪音環境時，考驗演算法的通用性。首先，面對未知類型噪音環境時，語音增強演算法常無法發揮在與訓練資料相似噪音時的良好表現。然而，由於現實世界噪音環境的種類不勝枚舉，也無法盡數收集紀錄，故無法針對每一種噪音都做好預先準備。更甚者，演算法在面對某些特定噪音環境時，即使已經在訓練時加入這類噪聲，演算法可能會失去其訓練時所被預期的除噪針對能力。這是由於，當我們使用多種噪音環境與乾淨語音配對設計演算法時，深度學習模型無法同時針對多種不同噪聲的環境進行除噪優化，而會偏重於某些在數值特性上較明顯的噪音環境進行收斂，而忽略了其他的噪聲環境。在此篇論文中，我們提出一個創新的整合性多屬性回歸模型演算法 (EMR) 以解決上述兩項困難。此演算法由兩階段所組成，分別是訓練階段與應用階段。在訓練階段時，我們以一個動態分類的樹狀分支為指引來訓練多個不同屬性的回歸模型。另外，我們使用一個模型去融合前述的多個回歸模型產生的結果，並在此模型輸出增強後的語音訊號頻譜。實驗結果顯示我們的整合性多屬性回歸模型演算法不僅在多項客觀的評分算法中脫穎而出，更是在實際測試的主觀聽力測驗中得到優異的結果。

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二值化神經網路之邏輯合成

類神經網路是深度學習技術中的核心。因此，如何有效率地在硬體上佈署神經網路對深度學習的實際應用影響深遠。在類神經網路中，二值化神經網路是最近被提出的一種特殊的神經網路，其中每個神經權重的輸出都被二值化成{-1,+1}(也可在硬體中編碼成{0,1})。不同於一般浮點數的模型需要乘法器，二值化神經網路可以改使用互斥或電路來實現，因而特別適合硬體實現。在此神經網路的研究上，前人主要將資料與權重都讀入神經網路處理單位，這樣的方法雖然使用的硬體資源量較少，卻需要更多量的記憶體讀取，也可能導致能量與效能上的劣勢。在這份研究中，我們將二值化神經網路視為邏輯電路，探討其在硬體資源上的邏輯合成優化，並將此優化問題定義為神經網路剪枝與矩陣覆蓋問題。在神經網路剪枝方面，根據前人的成果我們提出了三種策略與其評量方式；在矩陣覆蓋上面，我們提出了一有效率的演算法以減少繞線成本。藉由融合這兩種方法，實驗結果證實我們可以有效地減少使用的硬體資源。在二值化神經網路的硬體實現方面，相對於原先的神經網路處理單位方法，我們提供了一種可以並行的替代方案，以達成在面積、效能、功率上的取捨。

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NewHope二項式抽樣模板攻擊

NewHope是一個被看好極有可能成為未來後量子密碼系統的演算法。在分析它抵禦量子電腦攻擊的安全性之餘，密碼系統實作的安全性也是一項重要的議題。本論文中，我們首先分析NewHope演算法中可能成為旁通道分析目標的模組。接著，我們針對其二項式抽樣的實作進行旁通道模板攻擊。實驗的結果顯示出攻擊者可以從單一次的功率消耗波形中，以100\%的成功率分析出二項式抽樣出的秘密參數。

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利用蝕刻孔洞法研究圖案化藍寶石基板上近紫外光 發光二極體的內部量子效率

內部量子效率(IQE)的提升對於近紫外光發光二極體(NUV-LED)之發光效率影響極為重要。目前之NUV-LED主動層材料為氮化鋁鎵，其IQE對於穿隧差排密度之敏感度較高。而其中材料晶體品質直接影響元件的內部量子效率(IQE)，因此對於材料晶體品質的分析與增進變得十分重要。 在本篇論文中，我們首先改善了用於分析晶體品質的蝕刻孔洞法(EPD)，使之能確切地計算出穿隧差排密度(TDD)，並實際應用於分析近紫外光發光二極體(NUV-LED)之緩衝層(Buffer layer)氮化鎵薄膜之缺陷密度。本研究利用圖案化藍寶石基板技術來提升磊晶晶體品質，在優化後的蝕刻孔洞法分析下，我們發現螺旋形差排與混和型差排密度，由2.09*106成功的減少至1.66*106 (cm-2)，整體減少了20.5%的缺陷密度。 該結果最終與鄭文逸同學的拉曼分析模型互相印證，成功證明利用圖案化藍寶石基板(Patterned Sapphire Substrates, PSSs) 可以大幅減少氮化鎵薄膜的穿隧差排密度(Threading Dislocation Density)以增加發光二極體主動層之磊晶品質。

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鉍薄膜在多種減薄方法下的性質改變——形貌，晶格以及電學特性

本論文利用分子束磊晶技術(MBE System)將鉍(Bi)薄膜成長於重摻雜、輕摻雜矽基板、二氧化矽/矽(SiO2/Si)基板以及使用原子層沉積的氧化鋁四種基板上，利用四種不同方法減薄鉍薄膜的厚度，並用高解析X射線繞射儀(HRXRD)、X射反射儀(XRR)、穿透式電子顯微鏡(TEM)、掃描式電子顯微鏡(SEM)、原子力顯微鏡(AFM)進行量測與分析。 我們發現以125倍水稀釋過後的稀硫酸可以較慢蝕刻鉍薄膜，初步研究了該溶液蝕刻鉍薄膜的機理，即會在晶界處較快蝕刻，因此較長蝕刻時間會帶來島狀形貌，使得遵循滲透理論(percolation theory)。 另外，我們首次應用紫外光臭氧氧化于減薄鉍薄膜厚度，我們找到了較適合的氧化溫度。氧化時間為一小時，高於120°c時，鉍就完全被氧化。我們發現在該條件下的氧化產物是氧化鉍以及氧化亞鉍。氧化過程中的鉍薄膜片電阻值呈現三個階段最終在固定溫度下達到飽和。同時，鉍的縱向側向氧化各向異性也與其結構特性相符。 接著我們研究了長在氧化層上鉍的性質，並利用等離子蝕刻(RIE)減薄其厚度，發現隨之出現的電場調控效應(Electric field effect)。該電晶體展現出電子導電的性質，初步計算出其遷移率最高可達486cm^2/(Vs)。 最後我們利用機械剝離法成功在300nm二氧化矽基板上撕出小於100nm的鉍薄膜通過TEM以及電子背向散射(EBSD)技術我們分析出垂直於基板的方向為(003)或(012)，我們還做出了在該基板上不同厚度鉍薄膜對應顏色的理論值。

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基於向量量化之卷積神經網路處理器架構設計

深度神經網路在許多邊緣端的電腦視覺任務上已經展現了令人印象深刻的表現，使得在手機上或是物聯網裝置上的深度神經網路加速器需求越來越多。然而，巨量的能量消耗與儲存量的需求使得硬體設計越來越困難。因此，在這篇論文中，我們提出了一個基於壓縮技術(向量量化)來同時減少的神經網路模型的大小與計算量的神經網路加速器。此外，我們設計了一種特化的處理單元與資料流，前者有不同的靜態隨機存取記憶體配置，後者則是可以使加速器支援不同的卷積濾波器的大小，並在輸入或輸出的維度極小時亦保持高度的使用率。與現今最佳的神經網路加速器相比，我們提出的加速器可以減少3.94倍的動態隨機存取記憶體存取量以及在單批次的神經網路推論下減少1.2倍的時間。

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應用於無線區域網路IEEE 802.11ax 具晶格簡化輔助多輸入多輸出偵測器之遞迴式接收機設計

無線區域網路802.11是一個成功且普及的無線通訊標準，隨著使用需求的提升，新一代的802.11ax提供更高的傳輸速率與效率，但需要支援高達1024-QAM調變。高維度之調變可透過多輸入多輸出偵測器使用晶格簡化搭配K最佳搜尋與Max-log目錄解映射器來實現，但晶格簡化會造成K最佳搜尋所需處理不規則搜尋樹，而每條搜尋路徑又難以快速計算。遞迴式偵測解碼器可藉由偵測器與解碼器之間的外部遞迴，交換軟式資訊來提升錯誤性能，但傳統之外部遞迴需進行完整偵測跟解碼，導致複雜度隨著外部遞迴次數等比例上升，無法滿足低運算延遲需求。本論文提出了文獻中第一個802.11ax相容的遞迴式偵測解碼接收機，可支援高達4x4 1024-QAM 調變的多天線系統。本設計採用硬體可實現之晶格化簡輔助K最佳偵測演算法，並提出一個實際可行的遞迴式偵測解碼器，可進一步改善封包錯誤率效能，且硬體成本與運算延遲不隨外部遞迴次數成正比。在符合802.11ax 所需資料傳輸率與運算延遲要求下，藉由分析錯誤效能、功耗與面積之可能設計進行最佳遞迴偵測解碼器設計。並使用外部資訊轉換圖分析，可節省50%的遞迴偵測解碼內部遞迴次數，但只損失0.05dB的封包錯誤率。本論文提出的遞迴偵測解碼器可支援802.11ax 4x4 MCS-11與160MHz頻寬並且在WLAN B、D、E通道下皆能滿足錯誤率要求，使用40nm CMOS製程設計，比起可實現之最佳無遞迴接收機可提升1dB的錯誤率效能，並且只需28%的晶片面積與30%的功率消耗。

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絡密碼學在FPGA上有效率的實作

由於量子電腦的迅速發展，後量子密碼學變得越來越重要，而絡密碼學是後量子密碼學中重要的演算法之一，所以我們在硬體上以有效率的方式實作了一個在絡密碼學中非常有名的演算法 ──NewHope，在這個演算法中有三個主要的部份，分別是 Key generation、Encapsulation、和 Decapsulation，Key generation 使用了 10956 個 LUTs、9822 個 FFs、18 個 BRAMs 和 16 個 DSPs，Encapsulation 使用了 14171 個 LUTs、14218 個 FFs、20 個 BRAMs 和 16 個 DSPs，Decapsulation 使用了 9103 個 LUTs、6997 個 FFs、16 個 BRAMs 和 18 個 DSPs，他們所需要的運算時間分別為 22.144 微秒、36.968 微秒，和 15.176 微秒，而我們面積和時間的乘積大約是 [4] 的 3 倍。

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高效能卷積神經網路訓練系統加速晶片

人工智慧在近期的複蘇是基於深度學習的演算法。深層神經網絡（DNN）在許多電腦視覺的應用中已經超出人類用肉眼辨識的能力，例如物件檢測，圖像分類以及像AlphaGo遊戲之類的應用。深度學習的想法可以追溯到20世紀50年代，演算法上關鍵的突破發生在20世紀80年代。但是只有在最近的這幾年裡，才有強大的硬體資源來支援神經網絡的訓練。 即使到了現在，機器學習依然在影響著各行各業，甚至於我們的生活。因此，針對深度學習演算法，去設計一個功能強大且高效的硬體加速器至關重要。執行深度學習演算法的硬體加速器必須有足夠的彈性，以支援各種結構的神經網路。舉例而言，GP-GPU之所以會被廣泛的應用於神經網路加速，就是因為使用者能夠在GPU上執行任意的程式碼。 除了GP-GPU外，在過去的幾年裡，學界甚至業界已經開始投入到硬體加速相關的研究當中。一般而言，ASIC晶片的效率會比GP-GPU還要好10倍以上。然而，現有的加速器主要還是集中在推理上。但是，隨著技術的發展，神經網路的訓練也會逐漸的成為趨勢。與推理不同，訓練需要高動態範圍才能保證好的訓練效果。 在這篇論文裡面，我們設計了Floating-Point Signed Digit（FloatSD）的數字表示格式，目的是要降低卷積神經網路（CNN）推理和訓練時的計算複雜度。通過同時設計數字表示方式以及相關的電路，我們希望可以在保證準確度的情況下達到省電，省面積的目的。 本論文著重在，基於FloatSD數字表示格式SOC系統的設計。該系統可以用於AI的訓練和推理。 SOC由AI IP，DDR3控制器以及ARC HS34 CPU等組成，各個元件通過內部的AXI / AHB AMBA Bus Fabric進行溝通。 CPU可以通過AHB從端口對平台進行編程，以支援各種神經網路的模型。 我們將已完成的SOC在HAPS-80 FPGA平台上進行各種不同的測試和驗證。之後，再使用標準的數位元件合成，自動佈局佈線（APR）流程來下線一個28nm的晶片。晶片正常的操作條件下（400MHz）下，能夠達到1.38TFLOPS的速度以及2.34TFLOPS / W的效率。

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針對電路最佳化問題之二階量化布林公式解答

在電子設計自動化的研究領域中，有許多問題可以用二階量化布林公式表示。在二階量化布林公式的限制下找尋最佳解也因此成為一個重要的研究。現存的正式最佳化方法仍僅限於布林公式或以存在量詞開頭的量化布林公式，並不足以支援像工程改變命令這樣的電子設計自動化問題。 有鑑於現存最佳化演算法的不足，我們針對以全稱量詞開頭的二階量化布林公式的最佳化提供了一個新的二階布林公式解答器。根據我們所提供的第一階賦值解答，使用者可以藉由不斷增加限制來獲得客製化的最佳解。 針對由電路轉化的二階布林公式限制，我們應用電路所提供的資訊優化解答器，與現今最強的二階布林公式解答器遞迴摘要精煉演算法相比，我們在電路問題的單次二階布林公式解答獲得可比較的性能。