• 學位論文

一個以雙迴路非同步控制之九十奈米十位元每秒取樣二億次的逐漸趨近式類比數位轉換器

本論文提出一個應用於逐漸趨近式類比至數位轉換器的電路設計技術，並且基於所提出的技術，實現一個使用九十奈米製程的單通道十位元每秒取樣二億次的非同步逐漸趨近式類比至數位轉換器。該技術為雙迴路非同步控制，其大幅降低因傳統非同步控制架構的現在，在最低有效位元階段造成時間浪費的問題，提升操作速度。 本設計使用台積電 90-nm UTM CMOS製程來實作晶片，其核心的電路面積為 192 µm × 115 µm。佈局後模擬結果顯示，此設計在0.9伏特的電壓與每秒取樣二億取樣的操作速度下，總消耗功率為1.61 mW，有效位元數為9.26 bits，每次資料轉換所消耗的能量為13fJ。預估最大DNL與INL的一個標準差分別為0.298LSB與0.35 LSB。 本次設計已於2019/07/10下線，目前正在製作階段。排定於2019/09/26晶片製作完成

• 學位論文

基於深度學習之盲腸到達率的電腦輔助盲腸偵測方法

在大腸鏡檢查中，有多項關於手術品質的指標，如盲腸到達率(Cecal Intubation Rate) 、腸道準備(Bowel Preparation) 、腺瘤偵測率(Adenoma Detection Rate) 、退出時間(Withdrawal Time) 等，研究發現，盲腸到達率高的醫生其病人得到大腸癌的機率相對較低，然而，現今僅能透過人工的方式，逐一地檢查手術報告中的每張照片是否為盲腸影像，人力成本高昂且耗時。因此，在本論文中，我們針對盲腸到達率提出一套新的盲腸偵測方法，透過深度學習和卷積神經網路，自動化判讀盲腸影像，藉此減輕醫師們的工作量，同時增加大腸鏡手術的品質。實驗結果顯示，我們提出的模型較先前的方法減少了84%的參數量，且提升了6%以上的準確率、24%的靈敏度、4.7%的特異度。除此之外，我們使用了三份大腸的開放資料來測試我們所訓練出來的分類器，最後達到超過99%的準確率，證明了我們的分類器沒有過適(overfitting)的問題。

• 學位論文

改善週期式滑脫現象之一個1.5-6 Gb/s時脈與資料回復電路

提出的CDR電路以40nm CMOS製程模擬，在1V電源供應下，可操作在1.5Gb/s到6Gb/s。在輸入資料率為6Gb/s時，功率消耗大約為4.43mW。根據模擬結果可證明此論文提出的CDR電路具有雙向追頻率的功能，可以避免在頻率鎖定後，輸入的資料率突然改變，或因雜訊的擾動導致VCO頻率發生變化，CDR電路卻不能重新與輸入頻率鎖定的問題。同時改善了傳統雙迴路CDR電路中會面臨的週期式滑脫現象，並加快頻率獲取的速度。

• 學位論文

使用開關調變與頻率縮放技術 的可重組式切換式電容直流電源轉換器

近年來，低功率消耗的穿戴式裝置晶片以及生醫上的晶片應用蓬勃發展，人們需要低成本小體積的直流電壓轉換器的解決方案。全電容式的直流電壓轉換器因為其體積與功率密度比起電感式的直流電壓轉換器更具有優勢而再度受到重視。在物聯網的應用上，大部分的裝置長時間都處於待機模式(Standy mode)，直流電壓轉換器無載時的靜態電流消耗也影響了產品的使用時間，低靜態電流的設計也成為全電容式電壓轉換器設計的難題。 本論文會講解不同的電容式轉換器的操作原理，並且分析電路設計與效率的關係進而去設計出效率最佳的直流電壓轉換器。並且探討不同控制方法，並結合其優點符合物聯網應用的需求。 受限於輸入端的儲能裝置如電容或者電池，輸入電壓會隨著使用時間降低成為全電容式直流電壓轉換器的瓶頸。本作品提出的全電容式直流電壓轉換器，可根據輸入電壓的不同改變其除數(1/2,2/3)達成一個可重組的架構改善全電容式直流電壓轉換器的效率受限於單一架構的問題。在回授的控制上融合了開關調變的機制與降低動態比較器頻率的機制，當負載改變時電路會自動調節開關的大小以達到最大的效率值。透過台積電0.25μm 1P3M High Voltage Mixed Signal CMOS製程實現，依據實驗結果，本晶片在瞬間抽載時，暫態反應時間約為0.6μs，負載電流範圍從50微安培(μA)到12豪安培(mA)，最高效率為83%。

• 學位論文

一個有時間偏移校正之十二位元每秒八億次取樣的時間交錯式連續漸進式類比至數位轉換器

在現今很多設備的應用像是無線通訊、智慧電視等等皆需要8位元到12位元每秒取樣幾億次高速取樣以及中高解析度的類比至數位轉換器，放在接收端來處理從傳送器傳來的訊號。 本論文提出了一個有時間偏移校正之十二位元每秒八億次取樣的時間交錯式取樣的連續漸進式類比至數位轉換器，以一個28奈米CMOS製程實現。架構上使用一個六位元的Coarse SAR ADC來輔助四個通道的十二位元Fine SAR ADC的方式，其中為了提高Coarse SAR ADC速度，使用電荷分配的兩階段連續漸進式類比至數位轉換器。 為了要去解決交錯式類比至數位轉換器的通道間時脈偏移不匹配造成線性度不好的問題，提出了一個時脈偏移校正的技巧，使用零交越(zero-crossing)的偵測方式搭配上Coarse ADC和Fine ADC的架構去偵測時脈偏移量，有效降低調整時脈偏移量時所造成的時脈波動(timing fluctuation)，並調整通道間時脈，達成通道間的偏移補償及校正。 本作品的量測結果顯示可操作在每秒八億的轉換及輸入頻率為4億赫茲,SNDR在Fin=20MHz以及Fin=350MHz 分別為59.63dB和49.55dB。功率消耗為4.398 毫瓦。並得到優良的品質因數(FoM)為 16.73 fJ/c.-s。其適合用在高電能效益的無線通訊與乙太網路應用中。

• 學位論文

可重組式電池組之充電策略與延伸架構容錯性探討

近年來鋰離子電池技術漸趨成熟，被大量運用在能量儲存系統如:電動車、 智慧電網等等。截至目前已有許多人投入相關研究，其中台灣工業技術研究 院的可重組式平價電池陣列技術 (Reconfigurable Array of Inexpensive Batteries Architecture; RAIBA) 是一個結合軟硬體、利用可重組電池陣列來提升能源效 率與系統可靠性的技術，而近期關於此種電池陣列的控制策略之研究大多針對 放電操作，充電方面則尚未十分完整。基於鋰離子電池常見的定電流-定電壓 (constant current constant voltage; CC-CV) 充電模式，此篇論文提出了一個，在 簡化模型假設下，能在最短時間完成充電，同時最大化截至目前所充入的電量的 控制演算法。另外 RAIBA 的原型已逐漸成熟，RAIBA-2 相關研究也及將展開， 為了初步探討該架構之多樣性與容錯度之關係，論文中我們也制定一個判別可行 組態之公式，並利用投射模型計數 (projected model counting) 算出不同架構之可 行組態數量。

• 學位論文

應用於溫度感測器之低雜訊二階 1 位元連續時間三角積分調變器

本論文提出並實作了一個包含了溫度感測器與低雜訊的類比數位轉換器。此電路實作於台積電180奈米製程，為了減少電路的面積，將一個溫度感測電路與二階連續時間的三角積分類比數位轉換器(2nd-order Continuous-Time Delta-Sigma ADC)整合，省去了傳統系統中的儀表放大器，並達到重複利用電路的功效。為了達成低雜訊，使用了一個電阻式數位類比轉換器(R-DAC)來減少訊號輸入端的閃爍雜訊。為了達成低雜訊，截波器(Chopper)來消除第一級運算放大器雙端輸入之間的不匹配和閃爍雜訊。而加入截波器會對輸入回授產生一個低頻的雜訊，為了去除這種雜訊，電阻式數位類比轉換器中加入了有限脈衝響應濾波器(Finite Impulse Response Filter, FIR Filter)。 提出的晶片核心面積僅0.59平方毫米，支援的量測範圍為 -40°C到100°C，轉換時間為333 微秒。在功耗為183.6 微瓦下，溫度解析度高達0.00371°C。經過批量校正後不準確度為" ±1.8 °C" ，相對應的Resolution FoM = 0.84 pJ°C2 。

• 學位論文

雪崩光偵測器之電性分析及蓋格模式雪崩光偵測器在被動截止電路下之特性

本論文分為兩個部分討論雪崩光偵測器，前面部分為平面型磷化銦/砷化銦鎵SAGCM(即吸收、漸變、電荷、倍增各層分離)結構雪崩光偵測器的電性量測，包含元件電流-電壓分析、電容-電壓分析和溫度變化對元件特性的影響，並且探討元件圖形參數對擊穿電壓、崩潰電壓的影響。由電流-電壓量測結果來看，雪崩光偵測器保衛環與中央區之間沒有間距的情況下，擊穿電壓最小，崩潰電壓最大，而崩潰前的暗電流也較大。也由變溫電流-電壓量測得知此雪崩光偵測器暗電流的主要來源為吸收層砷化銦鎵的產生-復合電流，且溫度越高崩潰電壓越大。 後面部分為蓋格模式矽雪崩光偵測器操作在被動截止電路的實驗，並以被動截止電路量測雪崩光偵測器真正的崩潰電壓值和內電阻，也提出了傳統被動截止電路模型需修改的地方。

• 學位論文

具權重容錯能力之深度神經網路加速器

近年來機器學習領域蓬勃發展，深度神經網路應用於物聯網能處理大量的資料，為增進能源效率及減少網路頻寬需求，針對深度神經網路最佳化的硬體加速器成為物聯網不可或缺的一部份。然而，深度神經網路需要大量的記憶體以儲存權重，當降低操作電壓時，記憶體容易發生錯誤，在先進製程尤其明顯，此特性限制了能效進步的空間，需要妥善的處理。 本論文在系統層面藉由對權重參數做極端精確度縮放找出深度神經網路中可以運用的額外資源，並配合飽和量化避免放大錯誤效果，再使用位元敏感度分析及重複編碼有效率的應用多出來的位元空間以保護較重要的資訊。硬體層面以28奈米CMOS製程實現具備權重容錯能力的深度神經網路加速器，包含可配置的乘加器及多數投票器以適用於不同的精確度及不同位元的重複編碼。透過本論文提出的方法，在MNIST測資95\%預測正確率下，能容忍15\%權重位元錯誤，配合電壓縮放，操作在0.66V、323MHz，能效可達到261.5nJ/prediction。

• 學位論文

一個0.02mm2之鎖相迴路並採用次取樣與突波降低技術實現於90nm CMOS製程

本論文為一個小面積之鎖相迴路並採用次取樣與突波降低技術。現今中央處理器採用多個鎖相迴路分別給不同核心單元獨立使用，針對不同核心的工作狀態，動態地調整時脈頻率來減少功率消耗，同時隨著製程的演進，單位面積的製程成本持續成長，因此鎖相迴路的面積必須小型化，並且維持同樣的效能。傳統鎖相迴路中的迴路濾波器是由被動電容所組成，其占了晶片大部分的面積，因此把儲存電荷的電容改為儲存相位之電流控制震盪器可省下大量的面積。為了降低輸出的相位雜訊，本論文採用次取樣技術，當迴路鎖定頻率且參考訊號與除頻器輸出訊號相位差小於180度後，迴路會關閉增益較低的相位/頻率偵測器，改由較高增益的次取樣相位偵測器鎖定相位來降低其他電路所產生的雜訊，同時迴路也會關閉除頻器路徑，使其不會貢獻相位雜訊至系統。然而次取樣技術附帶的非理想效應會讓輸出訊號的參考突波增加，因此採用突波降低技術來減少次取樣電路所帶來的缺點。本晶片使用台積電90奈米互補式金氧半製程，主動區域面積約0.02mm2，在供應電源1.2V下輸出2 GHz頻率，參考突波達到-49.42 dBc，在偏移輸出頻率1MHz的相位雜訊為 -80.32 dBc/Hz，消耗 8.68mW功率。