摘要
在事件驅動應用 (Event Driven Application) 中，待機漏電流 (Standby Leakage Current) 佔了相當大的功率損耗。電源閘 (Power Gating) 控制這項技術可以有效地降低待機漏電流。但此技術會使邏輯電路的延遲及功率消耗隨著其所掛接的休眠電晶體 (Sleep Transistor) 的大小而變化。因此，對同時使用非零時序 (Non-zero Clock Skew Circuits) 和應用功率閘 (Power Gating) 這兩種技術的電路來說，每個功能單元 (Functional Unit) 其最大可允許的電路之延遲大小 (由時序條件產生) 會限制電源閘控制技術可以達到的最小待機漏電流。 在本論文中，我們指出：由於在相同的時鐘週期 (Clock Period) 的限制下存在許多不同時序差異的解，不同的時序差異排序會使得每個功能單元可允許之最大電路的延遲大小也隨之不同，因而限制每個功能單元最小可掛接的功率閘大小。就我們已知，現有可能的設計流流程將時序差異排序及休眠電晶體設計分為兩個步驟來依次執行並分別作最佳化，但此方式求得的時序之解往往限制了功能單元選擇時的可能性。由上述觀察，對具有非零時序差異和使用功率閘技術的電路的設計，我們提出應同時考慮電源閘設計和時序差異排序 (Clock Skew Scheduling) 的設計方式而達到最小化電路待機時的漏電流。我們亦提出此問題混合整數線性劃方程式之MILP (Mixed Integer Linear Programming) 數學模型以求出解。 本論文的目的為：當給定時鐘週期的時序條件限制條件，我們可找到可以實現待機漏電流最小化之電源閘控制資源選擇及時序差異排序之最佳解。最後的實驗結果發現，與現有可能的設計流程相比，我們的設計方式可降低24%電路待機漏電流。
並列摘要
In event driven applications, the standby leakage current accounts for a large fraction of total power dissipation. The power gating technique is one of the most effective ways to reduce the standby leakage current. However, when the power gating technique is applied, there exists a delay-power tradeoff, which can be characterized with the sizes of sleep transistors. As a result, for each functional unit, the largest allowable delay (due to the timing constraints) limits the smallest leakage current that the power gating technique can achieve. In this thesis, we point out that: under the same clock period constraint, different clock skew schedules result in different standby leakage currents (due to different timing constraints). Based on that observation, we present an MILP (mixed integer linear programming) approach to formally formulate the problem of simultaneous application of module selection (i.e., power gating implementation selection) and clock skew scheduling. Experimental data show that: compared with the existing possible design flow, our standby leakage current reduction achieves 24%.